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嵌入式可编程存储器设计中的“选择性寄存”方法

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电子与信息学报 2009年第11期31卷 2762-2766页

作者：蔡刚杨海钢中国科学院电子学研究所中国科学院研究生院

该文提出一种"选择性寄存"的方法用于解决同步双端口存储器IP同时对同一地址进行读写操作时造成的读出数据丢失的问题。利用该方法,通过使用同步双端口存储器IP和标准单元来设计嵌入式可编程存储器,可减小设计的复杂度、增强设计的可移... 详细信息

该文提出一种"选择性寄存"的方法用于解决同步双端口存储器IP同时对同一地址进行读写操作时造成的读出数据丢失的问题。利用该方法,通过使用同步双端口存储器IP和标准单元来设计嵌入式可编程存储器,可减小设计的复杂度、增强设计的可移植性,从而大大缩短嵌入式可编程存储器的开发周期。该文设计的嵌入式可编程存储器采用SMIC 0.18 μm 1P6M CMOS工艺流片。测试结果表明,与相近工艺尺寸、相同存储容量的全定制嵌入式可编程存储器相比,它们在功能上兼容,在性能上相当。

关键词：嵌入式可编程存储器选择性寄存存储器IP 标准单元

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开关电容式闭环微加速度计的稳定性研究

电子与信息学报 2012年第9期34卷 2254-2258页

作者：叶珍华杨海钢尹韬刘飞中国科学院电子学研究所北京100190 中国科学院研究生院北京100049

该文对开关电容式闭环微加速度计的系统稳定性进行了深入研究。提出了可通用于该类微传感系统的动态特性分析方法,并具体研究了传感器品质因子、力反馈延迟、电路补偿单元的参数多种因素对系统稳定性的影响。基于0.35 mm CMOS工艺实现... 详细信息

该文对开关电容式闭环微加速度计的系统稳定性进行了深入研究。提出了可通用于该类微传感系统的动态特性分析方法,并具体研究了传感器品质因子、力反馈延迟、电路补偿单元的参数多种因素对系统稳定性的影响。基于0.35 mm CMOS工艺实现了一款接口电路芯片实例,实验结果表明,充分的电路补偿设计对于保证系统稳定性十分关键,实际的系统稳定边界与理论分析结果也较为吻合,从而证明了理论分析方法的正确性。

关键词：微加速度计闭环开关电容稳定性

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FPGA双端口存储器映射优化算法

电子与信息学报 2020年第10期42卷 2549-2556页

作者：徐宇林郁杨海钢中国科学院电子学研究所北京100190 中国科学院大学北京100190 赛灵思电子科技北京分公司北京100101

FPGA存储器映射算法负责将用户的逻辑存储需求映射到芯片中的分布式存储资源上实现。前人对双端口存储器的映射算法研究相对较少,成熟的商业EDA工具的映射结果仍有不少改进空间。该文分别针对面积、延时、功耗这3个常用指标,提出一种双... 详细信息

FPGA存储器映射算法负责将用户的逻辑存储需求映射到芯片中的分布式存储资源上实现。前人对双端口存储器的映射算法研究相对较少,成熟的商业EDA工具的映射结果仍有不少改进空间。该文分别针对面积、延时、功耗这3个常用指标,提出一种双端口存储器映射的优化算法,并给出了具体配置方案。实验表明,在面向简单存储需求时,与商用工具Vivado的映射结果一致;在面向复杂存储需求时,面积优化和功耗优化的映射结果对比商用工具改善了至少50%。

关键词： FPGA 双端口存储器映射延时优化面积优化功耗优化

利用无损压缩降低循环冗余校验的错误漏检率及其电路实现

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电子与信息学报 2010年第3期32卷 705-709页

作者：董刚杨海钢中国科学院电子学研究所北京100190 中国科学院研究生院北京100049

循环冗余校验(CRC)算法在很多领域都有广泛的应用。对于确定格式的CRC校验码生成多项式,其错误漏检率基本为确定值。因此待检数据的长度越大,出现错误而不会被检测到的机会也就越多。为了解决这方面存在的问题,该文利用无损压缩霍夫曼... 详细信息

循环冗余校验(CRC)算法在很多领域都有广泛的应用。对于确定格式的CRC校验码生成多项式,其错误漏检率基本为确定值。因此待检数据的长度越大,出现错误而不会被检测到的机会也就越多。为了解决这方面存在的问题,该文利用无损压缩霍夫曼算法缩短待测数据的长度,从而降低了数据出错之后不能被检测到的概率。并设计出相应的可靠性校验电路。与单纯使用CRC校验的方法相比,该文提出的方法可以将出错的几率下降为原来的万分之一以下。设计得到的电路模块可以作为VLSI中的可靠性电路模块(IP)加以利用。

关键词：可靠性电路霍夫曼编码 CRC编码无损数据压缩

一种适用于门级网表的混合式静态功耗优化方法

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电子与信息学报 2014年第8期36卷 2010-2015页

作者：舒毅蔡刚杨海钢中国科学院电子学研究所北京100190 中国科学院大学北京100049

进入深亚微米集成电路设计阶段,静态功耗所占整体功耗的比例快速增大,使之成为当前设计流程中的关键优化步骤。该文提出一种适用于门级网表的混合式静态功耗优化方法。该方法结合了整数规划和启发式算法,以减小电路时序裕量的方式换取... 详细信息

进入深亚微米集成电路设计阶段,静态功耗所占整体功耗的比例快速增大,使之成为当前设计流程中的关键优化步骤。该文提出一种适用于门级网表的混合式静态功耗优化方法。该方法结合了整数规划和启发式算法,以减小电路时序裕量的方式换取电路静态功耗的改善。整体优化流程从一个满足时序约束的设计开始,首先利用整数规划为网表中的逻辑门单元寻找一个较低静态功耗的最优替换单元;其次结合当前所用门单元和最优替换单元的物理和电学参数,按优先级方式逐层替换电路中所有的逻辑门节点;最后利用启发式方法修复可能出现的最大延时违规情况。整体优化流程将在上述步骤中不断迭代直至无法将现有时序裕量转换为功耗的改善。针对通用测试电路的实验结果表明,采用该方法优化后电路静态功耗平均减小10%以上,最高达26%;与其它方法相比,该方法不仅大幅降低了功耗,而且避免了优化后电路最大延时的过度恶化,其最大延时违反量小于5 ps。

关键词：集成电路(IC) 静态功耗优化整数规划启发式算法

FPGA连线连接盒中基于信息熵优化的结构设计

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计算机辅助设计与图形学学报 2009年第2期21卷 203-208页

作者：李威杨海钢龚萧中国科学院电子学研究所可编程芯片与系统研究室北京100190 中国科学院研究生院北京100049

连线连接盒（CB）的结构设计是FPGA结构设计中的重要部分，从工程应用的角度提出一种适用于任意可编程开关比例的CB设计方法．首先提出一种新颖的按列移行方法，用于给出特定约束下可编程开关的初始布局；再以可编程开关在CLB输入引脚... 详细信息

连线连接盒（CB）的结构设计是FPGA结构设计中的重要部分，从工程应用的角度提出一种适用于任意可编程开关比例的CB设计方法．首先提出一种新颖的按列移行方法，用于给出特定约束下可编程开关的初始布局；再以可编程开关在CLB输入引脚上分布的最大信息熵为优化目标，利用模拟退火算法得到优化的CB结构．实验结果表明，与其他方法相比，该方法提高了约8％的布通率，并降低了2％～6％的面积延时积．

关键词： FPGA 连线连接盒按列移行法信息熵模拟退火

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安培型免疫传感器电路模型的构造及参数提取

中国机械工程 2005年第Z1期16卷 108-110页

作者：李策杨海钢夏善红中国科学院电子学研究所北京100080 中国科学院研究生院北京100039

安培型免疫传感器通过检测其产生的电流信号,可实现生物分子信息的检测与识别.通过对安培型免疫传感器输出信号的研究,提出了一个合理的传感器电路模型,运用多种方法对模型进行了参数提取并通过Matlab进行了验证.传感器的建模可以给信... 详细信息

安培型免疫传感器通过检测其产生的电流信号,可实现生物分子信息的检测与识别.通过对安培型免疫传感器输出信号的研究,提出了一个合理的传感器电路模型,运用多种方法对模型进行了参数提取并通过Matlab进行了验证.传感器的建模可以给信号处理电路的设计提供更好的参照,避免参数之间的冲突,同时也使得传感器可以和信号处理电路放在一起进行仿真,提高了前后端电路信号的一致性和芯片设计的成功率.

关键词：安培型免疫传感器微电极电路模型

可重构存储器无地址冲突的访问机理及“比特标识”方法研究

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电子与信息学报 2011年第3期33卷 723-728页

作者：杨金林杨海钢中国科学院电子学研究所中国科学院研究生院

该文着重分析了可重构双端口存储器读写冲突产生的机理,揭示了存储器在可重构条件下地址冲突的依存关系、数据读出映射和路由关系。为实现可重构存储器在无地址冲突下的高性能自由访问,提出了"比特标识"方法,在发生冲突时缓存一个写入操... 详细信息

该文着重分析了可重构双端口存储器读写冲突产生的机理,揭示了存储器在可重构条件下地址冲突的依存关系、数据读出映射和路由关系。为实现可重构存储器在无地址冲突下的高性能自由访问,提出了"比特标识"方法,在发生冲突时缓存一个写入操作,并对数据位的每一比特增加标识位,标识位控制缓存数据向存储核的写入和向存储器外的读出。在0.13μm和0.18μm主流工艺下的实验结果表明,和其它设计方法比较,面积下降约11%,度提升约21%。采用该方法实现的可重构存储器嵌入到国产百万门级FPGA器件,经测试,达到了无冲突的效果。

关键词： FPGA 可重构存储器无冲突访问比特标识

基于单驱动和多驱动通道形式组合的FPGA互连结构研究

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电子与信息学报 2010年第8期32卷 2023-2027页

作者：李威杨海钢黄娟中国科学院电子学研究所北京100190 中国科学院研究生院北京100049

单驱动实现和多驱动实现是FPGA中单向互连通道的两种实现形式。该文讨论了二者在版图面积、延时等方面的差异,以及它们各自对通道结构的限制。提出在互连结构中将两种实现形式进行组合。并给出一种有效的结构设计方法,通过两级优化得到... 详细信息

单驱动实现和多驱动实现是FPGA中单向互连通道的两种实现形式。该文讨论了二者在版图面积、延时等方面的差异,以及它们各自对通道结构的限制。提出在互连结构中将两种实现形式进行组合。并给出一种有效的结构设计方法,通过两级优化得到了面积延时积最优情况下对应的互连线段长度组合方式以及互连实现形式组合方式。与其他结构相比,使用该文方法得到的50%长度为6的单驱动电路,25%长度为8的多驱动电路和25%长度为8的单驱动电路的组合结构,改进了57%～86%的面积延时积。

关键词： FPGA 互连结构单驱动实现多驱动实现面积延时积