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CMOS图像传感器高速接口收发器设计

CMOS图像传感器高速接口收发器设计

作者：曲振华大连理工大学

学位级别：硕士

Ser Des（Serializer/Deserializer,序列化器与反序列化器或者串行器和解串器）是一种时分多路复用（TDM）、点对点（P2P）的串行通信技术。即在发送端多路低速并行信号被转成高速串行信号,经过传输媒体（光缆或铜线）,最后在接收端高... 详细信息

Ser Des（Serializer/Deserializer,序列化器与反序列化器或者串行器和解串器）是一种时分多路复用（TDM）、点对点（P2P）的串行通信技术。即在发送端多路低速并行信号被转成高速串行信号,经过传输媒体（光缆或铜线）,最后在接收端高速串行信号重新转换成低速并行信号。该项技术充分利用了传输媒体的信道容量,减少所需的传输信道和器件引脚数目,从而大大降低通信成本,因此成为高速串行接口设计的主流方案。本课题在对多种Ser Des架构进行深入理解的条件下,从所要解决的实际应用问题角度出发,根据系统设计目标确定了合适的Ser Des结构,最终设计并实现一种能够应用于图像传感器系统高速串行通信接口的收发器电路。CMOS图像传感器高速串行接口收发器发送端包括并串转换模块、驱动模块、时钟控制模块、及其外部偏置模块等。其中,并串转换模块将编码后的10位并行信号转换为1位串行信号,最终通过接口驱动电路将其高速差分地传输到其他外部系统并被接收器接收。本文介绍了几种常见的高速Ser Des发送端驱动电路结构、阐明了工作原理、分析了各自的优缺点。此外,对并串转换结构和模块内的基本单元电路TSPC触发器结构进行了分析和总结。本论文所设计的Ser Des发送器驱动电路基于SLVS（Scalable Low-Voltage Signal）结构,相比于CML（Current Mode Logic）降低了功耗而且不使用电感,相比传统LVDS（Low-Voltage Differential Signaling）进一步降低了输出差分信号的共模电压,也进一步降低了输出电流减少功耗,采用负反馈技术实现共模电平控制,在核心驱动电路部分通过模型等效分析的方法进行结构化简,减少了晶体管数量,完成驱动电路的设计。采用SMIC 0.18μm标准CMOS（Complementary Metal Oxide Semiconductor）工艺,设计出一种基于SLVS驱动结构的高速接口发送端电路并完成接收器电路设计。在对划分出的各模块电路的充分分析之后进行具体电路设计。通过前仿,分别验证了发送端各模块、整体电路以及接收器的设计合理性,可以实现接收并处理1.25GHz差分时钟信号和2.5GHz数据信号,然后进行版图绘制和后仿。设计指标输出直流差分电平,输出交流差分峰-零值电平,输出直流共模电平,驱动电流等参数均满足协议要求和系统目标需求。

关键词：接口串行解串器可扩展低压差分信号真单相时钟

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低功耗的抗辐射加固触发器设计关键技术研究

低功耗的抗辐射加固触发器设计关键技术研究

作者：王敏合肥工业大学

学位级别：硕士

随着晶体管尺寸的按比例缩小,触发器不断攀升的软错误率成为高可靠集成电路设计必须考虑的重要因素。因此,触发器加固设计也就成为研究的热点。减少电路软错误率最简单做法是使存储节点保持足够的电荷量,但是这在纳米工艺下已不切合实际... 详细信息

随着晶体管尺寸的按比例缩小,触发器不断攀升的软错误率成为高可靠集成电路设计必须考虑的重要因素。因此,触发器加固设计也就成为研究的热点。减少电路软错误率最简单做法是使存储节点保持足够的电荷量,但是这在纳米工艺下已不切合实际,因为电路节点电压和电容与晶体管尺寸成正相关,随着晶体管尺寸进入纳米级,电路节点电压电容也随之缩小,从而导致节点电荷也大大减小。传统的三模冗余技术,虽然是最有效方案,但是这种技术过度增大了电路中的面积,功耗和延迟开销,所以该方案并不能在任何情况下都能保证电路满足设计指标。由此,现在更加有效方式是直接对触发器结构进行加固设计。就超大规模集成电路的发展而言,工艺尺寸在不断缩小,且正在向纳米器件发展;芯片面积不断增加,从而在单个芯片上的集成度越来越大;多媒体技术的发展对高性能芯片的需求使芯片的时钟频率不断提高,使得芯片的功耗急剧增加,从而导致封装、散热装置等费用迅速增加,并已达到封装技术所能处理的极限,而且过高的功耗导致各种便携式设备的续航能力受到极大的挑战。因此,低功耗的加固触发器设计是超大规模集成电路设计的迫切技术需要。本文主要研究了CMOS集成电路的功耗种类以及由来,阐述了在集成电路中用来评价触发器性能的指标,并且简单介绍了本文所采用的降低触发器功耗设计的基本原理（真单相时钟技术）,该技术的结构优势以及设计难点。本文提出了一种低功耗型的加固触发器:TSPC-RHM,其整体思路是采用RHM单元容忍内部节点产生SEU,采用真单相时钟降低电路总功耗,并且采用C单元屏蔽内部毛刺传播到输出端,使输出波形更规整。HSPICE仿真表明,TSPC-RHM触发器在延迟、功耗、面积开销之间取得了良好的折中。延迟平均降低了26.11%,功耗平均降低了70.82%,功耗延迟积平均降低了76.78%,面积平均降低了28.13%。PVT波动分析表明,TSPC-RHM触发器对工艺波动也不敏感。本文对已有的多种TMR锁存器进行综合分析,简单介绍了三模冗余锁存器的构成模块,多种表决器结构以及结构来源,利用HSPICE仿真工具模拟出多种三模冗余锁存器的仿真波形图,并且测量其延迟以及功耗。经过综合对比,TMR7锁存器（使用P3+N1型表决器）的综合性能最优。

关键词：低功耗抗辐射真单相时钟单粒子翻转

基于系数可调FFE的10Gb/s发送端的设计

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微电子学 2016年第3期46卷 356-359页

作者：陈功贺林刘登宝中国科学技术大学电子科学与技术系合肥230027

采用SMIC 40nm CMOS工艺,设计了一种工作在10Gb/s的SerDes高速串行接口发送端电路,并创新性地提出了一种系数可调的FFE结构,使电路能适用于不同衰减的信道。电路主要模块为复接器、3阶FFE均衡器。复接器采用经典半速率结构,使用数字模... 详细信息

采用SMIC 40nm CMOS工艺,设计了一种工作在10Gb/s的SerDes高速串行接口发送端电路,并创新性地提出了一种系数可调的FFE结构,使电路能适用于不同衰减的信道。电路主要模块为复接器、3阶FFE均衡器。复接器采用经典半速率结构,使用数字模块搭建,降低了功耗,并通过设计使采样时钟位于输入的最佳采样点,抑制了毛刺的产生。FFE均衡器采用结构简单的TSPC类型D触发器、低功耗的选择器和系数可调节抽头加法电路,使信号达到均衡效果,补偿信道的衰减。仿真结果显示,电路稳定工作于10Gb/s,在1.1V电源电压下功耗仅为30mW。

关键词：串行解串器高速发送端 FFE 真单相时钟

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一种自参考的可变分辨率片上抖动测量系统

微电子学与计算机 2015年第11期32卷 33-39,45页

作者：解俊杰杨雅娟刘飞杨海钢韦援丰王峰中国科学院电子学研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

提出了一种基于游标延时链结构的可变分辨率片上时钟抖动测量系统.为消除外部参考时钟引入的误差,利用单周期延时模块实现了自参考抖动测量设计.游标延时链由数字可控延时单元构成,测量分辨率可通过选择信号进行设置.数据读出部分采用... 详细信息

提出了一种基于游标延时链结构的可变分辨率片上时钟抖动测量系统.为消除外部参考时钟引入的误差,利用单周期延时模块实现了自参考抖动测量设计.游标延时链由数字可控延时单元构成,测量分辨率可通过选择信号进行设置.数据读出部分采用真单相时钟D触发器,实现了高速时钟测量.与传统方法相比,此方法无需参考时钟,测量频率范围大,测量分辨率高且可以灵活设置.系统采用0.13μm CMOS工艺设计,电源电压为1.5V.后仿结果表明该系统可测量时钟频率范围为100～800 MHz,最高分辨率可达5.71ps,最大测量量程可达1.4ns.

关键词：自参考结构游标延时链数字可控延时单元真单相时钟

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14Gb/s高速串行接口发送端电路设计

微电子学 2015年第1期45卷 26-31页

作者：宋奕霖王自强清华大学北京100084

介绍了一种采用SMIC 65nm CMOS LL工艺、工作在14Gb/s的高速串行接口发送端电路。该电路主要由多路复用器、时钟分布电路和连续时间线性均衡器组成。低速复用器由数字电路构成,节约了功耗;高速复用器采用电流型逻辑电路结构,提高了工作... 详细信息

介绍了一种采用SMIC 65nm CMOS LL工艺、工作在14Gb/s的高速串行接口发送端电路。该电路主要由多路复用器、时钟分布电路和连续时间线性均衡器组成。低速复用器由数字电路构成,节约了功耗;高速复用器采用电流型逻辑电路结构,提高了工作速度。线性均衡器具有较高工作频率和较低功耗,并能够提供适当的高频补偿。重点分析了数据和时钟信号之间的时序问题,并使用改进的时钟链路,保证电路在工艺、电源电压和温度变化时能正常工作。仿真中引入焊盘、键合线及PCB走线模型,模拟电路的实际工作情况。仿真结果显示,发送端电路能工作于14Gb/s;在1.2V电源电压下,功耗为80mW;当输出信号经过10cm的RLGC传输线后,50Ω负载上接收到的信号眼高为427mV,抖动为4ps。

关键词：串并转换接口发送端多路复用器连续时间线性均衡器真单相时钟

应用于射频超宽带锁相环的高速低功耗分频器研究与设计

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应用于射频超宽带锁相环的高速低功耗分频器研究与设计

作者：朱晓锐广东工业大学

学位级别：硕士

无线通信市场在过去的二十年里一直在蓬勃发展,通信技术的发展使得我们的生活发生了天翻地覆的变化。近年来,通信用户的快速增加和无线通信技术的迅速发展对现代的无线通信提出了越来越高的要求,必须使用更高的通信速率来满足消费者还... 详细信息

无线通信市场在过去的二十年里一直在蓬勃发展,通信技术的发展使得我们的生活发生了天翻地覆的变化。近年来,通信用户的快速增加和无线通信技术的迅速发展对现代的无线通信提出了越来越高的要求,必须使用更高的通信速率来满足消费者还有其他行业、企业应用的要求。而用于收发机系统中产生各种频带载波的频率综合器仍然是整个设计的难点。在高频锁相环频率综合器中,分频器是非常重要的部分。分频器模块是工作在最高频率的模块,占据了锁相环系统的绝大部分功耗,并且很大程度上影响了整个锁相环的相位噪声性能。本论文研究的主要内容就是高速低功耗分频器的设计,包括应用于8-12GHz多模锁相环频率综合器的多模分频器链的设计和应用于16-20GHz锁相环频率综合器的高速超宽带注入锁定二分频器的设计。本论文采用SMIC 55nm工艺,设计了一个应用于8-12GHz多模锁相环的多模分频器链,该分频器链由高速真单相时钟二分频器、四/五双模预分频器、8-15分频多模分频器、低速二分频器构成。由于本论文采用的是比较先进的工艺,所以真单相时钟分频器电路能达到一个比较高的速度,而且真单相时钟分频器低功耗的特点特别适合在本设计中应用。所以本论文针对已有的真单相时钟分频器的优缺点,设计了一种新型的高速真单相时钟分频器,经分析可知该真单相时钟分频器是速度与功耗之间最好的折中。而四/五双模预分频器也是以本论文所设计的新型真单相时钟分频器作为基础来实现的,低频部分的多模分频器和低速二分频器则是基于数字准静态D触发器来实现的。本论文通过外部的控制信号来实现160、180、200、220、240的分频比。仿真结果表明,在1.2V的电源电压下,电路能在8-12GHz下实现分频功能,在正常条件下,电路能处理的最高工作频率能达到16.8GHz。在12GHz的输入频率下,分频比为240,输出信号为50MHz,功耗719.6μW,实现了高速且低功耗的技术指标。最后,本论文采用SMIC 55nm工艺,设计了一个应用于16-20GHz锁相环的注入锁定二分频器,该注入锁定分频器是基于RC环形振荡器实现的,使用了对称的注入电路还有差分输入来实现多相注入技术,因此实现了超宽的锁定范围。电路具有正交输出的特点,满足其他电路对四相时钟的要求。仿真结果表明,在输入信号为直流电压为1V,注入信号摆幅(Vpp)为500m V的情况下,该注入锁定分频器的锁定频率为12-24GHz,锁定范围达到13GHz,在输入频率为18GHz的时候,功耗为2.66mW,满足了超宽带低功耗的设计要求。

关键词：高频锁相环分频器链真单相时钟多模分频器注入锁定分频器

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一种基于MCML和TSPC的分频器设计

一种基于MCML和TSPC的分频器设计

作者：罗冲贵州大学

学位级别：硕士

分频器作为电子系统中常处于高频段工作的基本模块,在频率综合器、正交信号生成、时钟产生、数据恢复以及高频光纤通信系统中得到广泛应用,分频器的工作状态常常成为高速电子系统工作的瓶颈之一,其特性往往对电子系统性能也有决定性的... 详细信息

分频器作为电子系统中常处于高频段工作的基本模块,在频率综合器、正交信号生成、时钟产生、数据恢复以及高频光纤通信系统中得到广泛应用,分频器的工作状态常常成为高速电子系统工作的瓶颈之一,其特性往往对电子系统性能也有决定性的影响。论文设计的多模分频器主要采用九级级联的除2/除3单元构成。除2/除3模块的主要单元是高速触发器,在综合考虑设计中速度、面积和功耗的要求后,选择在频率较高处采用MOS电流模逻辑（Mos Current Mode Logic,MCML）结构,在频率较低处采用真单相时钟（True Single Phase Clock,TSPC）结构。针对除2/除3单元具有模块化、易于优化功耗,但实现分频比范围有限的缺点,通过添加适当的门级和输出级电路,扩宽了分频比范围,使其既能实现高速、低功耗的性能指标,也能实现宽分频比。论文基于CSMC 0.5?m CMOS工艺,工作的电源电压为2.5V,加载输入频率为0.5GHz~3GHz范围的时钟信号时,用Cadence Spectre仿真,仿真结果表明该多模分频器能在128~1023范围内连续变化且可以配置,满足设计要求。

关键词：电流模逻辑真单相时钟多模分频器

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锁相环频率合成器中的多模分频器设计

锁相环频率合成器中的多模分频器设计

作者：宋阳天津大学

学位级别：硕士

本文基于Chartered Semiconductor 0.35μm RF CMOS工艺,完成了一种应用于锁相环频率合成器的多模分频器设计。本文首先分析了分频器在频率合成器中的工作原理。进而研究了CML和TSPC两种高速触发器。综合考虑工作速度、输出摆幅和... 详细信息

本文基于Chartered Semiconductor 0.35μm RF CMOS工艺,完成了一种应用于锁相环频率合成器的多模分频器设计。本文首先分析了分频器在频率合成器中的工作原理。进而研究了CML和TSPC两种高速触发器。综合考虑工作速度、输出摆幅和功耗等性能之间的相互影响,改进了以CML触发器为基础的分频器;以实现高速低功耗为目标,优化了TSPC结构的分频器。根据项目指标要求,以上述两种分频器为基础,重点构建了由7/8预分频和P、S计数器组成的多模分频器结构。本设计的7/8预分频电路中包括两级CML二分频电路、相位切换电路、切换控制电路和TSPC二分频电路。本预分频器通过改变相位切换电路中的切换顺序,完全避免了切换产生的错误毛刺的产生;切换控制电路中采用或非门产生相位切换控制信号,有效防止了多余脉冲的产生。P、S计数器采用基于TSPC触发器的异步计数结构,可在250MHz频率下正常工作。最后完成了分频器版图设计与验证。仿真结果表明:分频器可以在1.7~2GHz频率范围内准确分频,分频器电路消耗的总电流约为2.5mA。满足项目要求。

关键词：多模分频器频率合成器相位切换电流模式逻辑真单相时钟

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一种高性能低功耗CMOS分频器电路设计

北京信息科技大学学报（自然科学版） 2015年第3期30卷 15-19页

作者：殷树娟北京信息科技大学理学院北京100192

对低功耗CMOS数字系统设计中分频器电路设计问题,基于中芯国际0.18μm混合工艺,设计了一个基于真单相时钟结构的二分频单元,并通过将二分频单元多级串联实现26分频比的分频器电路。对电路的瞬态仿真结果表明:在500 MHz输入频率下,分频... 详细信息

对低功耗CMOS数字系统设计中分频器电路设计问题,基于中芯国际0.18μm混合工艺,设计了一个基于真单相时钟结构的二分频单元,并通过将二分频单元多级串联实现26分频比的分频器电路。对电路的瞬态仿真结果表明:在500 MHz输入频率下,分频器可以分别实现2分频、4分频、8分频、16分频、32分频、64分频的信号输出,对应电路静态功耗为23.7μW。由于版图的电源线VDD、GND采用了双U型结构,避免了芯片面积浪费,每个二分频单元的版图面积仅为18×5.4μm2。基于版图的后仿真结果验证了该电路的功能正确性。

关键词：分频器真单相时钟触发器高性能