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采用挖槽填充工艺的DMOS的雪崩耐量研究

采用挖槽填充工艺的DMOS的雪崩耐量研究

作者：邓光敏电子科技大学

学位级别：硕士

非箝位电感开关过程（UIS）引起的器件失效是DMOS器件应用过程中最主要的失效形式，雪崩耐量是衡量DMOS器件UIS特性的一个重要参数，提高DMOS的雪崩耐量可以很好解决UIS失效问题，因此，雪崩耐量的研究具有重要的意义。超结DMOS打破了传... 详细信息

非箝位电感开关过程（UIS）引起的器件失效是DMOS器件应用过程中最主要的失效形式，雪崩耐量是衡量DMOS器件UIS特性的一个重要参数，提高DMOS的雪崩耐量可以很好解决UIS失效问题，因此，雪崩耐量的研究具有重要的意义。超结DMOS打破了传统VDMOS结构的“硅极限”，其耐压和导通电阻的折中关系最好，是电力电子领域相对理想的功率开关器件，基于此，本文重点研究超结DMOS的雪崩耐量问题及提高方法。本文主要内容如下： 1、首先介绍了超结结构的原理及其制备工艺，介绍超结DMOS器件的结构、工作原理和DMOS器件雪崩耐量测试原理。利用DMOS器件的相关理论，研究超结DMOS影响其动态过程的寄生电容和关断过程。分析超结DMOS器件的UIS失效机理，提出提高其雪崩耐量的方法，包括工艺、版图和新的器件结构。 2、对超结DMOS器件进行结构和版图的设计。根据工艺线能力，选用合理的工艺流程。采用TCAD软件TSUPREM4和MEDICI对器件结构进行仿真设计。用版图绘制软件LEDIT进行超结DMOS的版图设计。对流片样品的动静态参数和雪崩耐量进行测试，第一次流片结果表明，静态参数中耐压大于650V，雪崩耐量低于5.30mJ。其后通过工艺、版图等解决办法，重新进行设计，第二次流片测试结果表明超结DMOS器件的雪崩耐量为2086mJ，可知通过改进设计，雪崩耐量得到了很大的提高。 3、提出了一种优化了雪崩电流路径的超结DMOS器件。介绍了该新型超结DMOS器件的结构，提高雪崩耐量的原理，利用MEDICI混合仿真模型对比分析了新型超结DMOS器件和普通超结DMOS器件的击穿特性和UIS特性。仿真结果显示新型超结DMOS器件与普通超结DMOS器件具有相同外延层厚度和掺杂浓度时，其最大雪崩耐量能提高39%。

关键词：超结 DMOS UIS 雪崩耐量

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高压超结VDMOS雪崩耐量研究

高压超结VDMOS雪崩耐量研究

作者：吴毅电子科技大学

学位级别：硕士

以垂直型双扩散金属氧化物半导体场效应晶体管(Vertical Double-Diffused Metal Oxide Semiconductor Field Effect Transistor,VDMOS)为代表的功率半导体开关在电子电力系统中扮演着重要角色。随着整个社会的环保意识越来越强,半导体... 详细信息

以垂直型双扩散金属氧化物半导体场效应晶体管(Vertical Double-Diffused Metal Oxide Semiconductor Field Effect Transistor,VDMOS)为代表的功率半导体开关在电子电力系统中扮演着重要角色。随着整个社会的环保意识越来越强,半导体开关的功耗与可靠性越来越被设计者与用户所重视。超结VDMOS通过在传统VDMOS的漂移区中引入交替的P/N柱形成超结结构,使器件在相同的击穿电压下能够将漂移区浓度提高一个数量级,从而极大减小了超结VDMOS的比导通电阻,具有更低的导通损耗,但相应的代价是更复杂的工艺。半导体开关器件在非钳位感性负载开关(Unclamped Inductive Switching,UIS)过程中会同时承受极端的高压和大电流,该种情形下引起的失效是半导体开关器件一种重要的失效形式,雪崩耐量用来衡量器件承受这种极端条件的能力。本文通过测试及仿真研究了超结VDMOS在UIS过程中的电流电压行为以及雪崩耐量的影响因素,提出了一种雪崩耐量提升的超结VDMOS新结构,基于实际工艺条件设计了新结构超结VDMOS的工艺流程。本文的主要内容包括以下几个方面:(1)介绍超结器件的原理,分析了超结VDMOS的击穿电压与比导通电阻之间的折衷关系优于常规VDMOS的原因。介绍雪崩耐量的测试电路及测试原理,分析了常规VDMOS在UIS过程中的失效机理。介绍功率器件的结终端技术,分析了常规结终端技术不适用于超结VDMOS的原因。比较了超结器件常用工艺的优缺点,并给出了超结VDMOS的工艺流程。(2)搭建超结VDMOS的雪崩耐量测试平台,测试了商用器件的雪崩耐量。结合仿真,根据超结VDMOS在UIS过程中的电流电压行为,分析了超结VDMOS在UIS下的失效机理,并探究了工艺过程以及外部因素对器件雪崩耐量的影响。(3)提出了一种具有漂移区变掺杂的超结VDMOS,分析了其提高雪崩耐量的原理。选择了灵活性高的多次外延离子注入工艺,利用TCAD工艺仿真平台设计了击穿电压等级为600V的漂移区变掺杂超结VDMOS。通过工艺仿真确定了元胞及结终端关键参数。对器件的基本特性进行了仿真,器件的元胞击穿电压为698V,比导通电阻为22.9mΩcm,雪崩耐量在传统超结VDMOS基础上提升了约12%,为623.9m J。

关键词：超结VDMOS 雪崩耐量变掺杂多次外延离子注入

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功率快恢复二极管反偏ESD与雪崩耐量仿真

半导体技术 2015年第1期40卷 24-28页

作者：屈静吴郁刘钺杨贾云鹏匡勇李蕊苏洪源北京工业大学电子信息与控制工程学院北京100124 国网智能电网研究院电工新材料及微电子研究所北京100192

静电放电(ESD)失效与雪崩耐量是影响高压硅功率二极管,如功率快恢复二极管(FRD)性能及可靠性的两个主要因素。利用ISE TCAD平台,采用简明分段线性电流源,分别对功率FRD反偏ESD过程及雪崩耐量进行仿真计算,讨论二者的共性和差异。结果表... 详细信息

静电放电(ESD)失效与雪崩耐量是影响高压硅功率二极管,如功率快恢复二极管(FRD)性能及可靠性的两个主要因素。利用ISE TCAD平台,采用简明分段线性电流源,分别对功率FRD反偏ESD过程及雪崩耐量进行仿真计算,讨论二者的共性和差异。结果表明,器件外端电压波形均经历过冲、负阻振荡和平缓发展三个阶段,对应器件内部的"过耗尽"、雪崩注入、载流子及电场分布涨落等复杂变化,差别在于反偏ESD造成的电压过冲更明显,且出现典型的U型电场分布,与雪崩耐量相比对器件造成的影响更剧烈。为改善器件在反偏ESD和雪崩耐量测试过程中的电流丝化问题,考察了结构参数对器件抗ESD能力和雪崩耐量的影响,发现提高n-区掺杂浓度和阳极表面浓度对提高抗ESD能力和雪崩耐量起到促进作用。

关键词：快恢复二极管(FRD) 静电放电(ESD) 雪崩耐量电压过冲雪崩注入

600V高雪崩耐量平面栅VDMOS器件优化设计

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600V高雪崩耐量平面栅VDMOS器件优化设计

作者：程诗康电子科技大学

学位级别：硕士

功率MOSFET器件作为能源管理的核心控制单元,由于具有良好的电学特性和低廉的成本,因而广泛应用在汽车电子、消费电子以及航空航天等领域。目前在高端市场的应用领域里,国外的半导体公司仍然占据主导,国内的VDMOS设计与制造技术处于落... 详细信息

功率MOSFET器件作为能源管理的核心控制单元,由于具有良好的电学特性和低廉的成本,因而广泛应用在汽车电子、消费电子以及航空航天等领域。目前在高端市场的应用领域里,国外的半导体公司仍然占据主导,国内的VDMOS设计与制造技术处于落后地位,特别是器件的雪崩耐量低、可靠性差等问题。虽然国内外对于雪崩耐量的理论研究已经比较成熟,但是提出一种架构合理、生产成本低廉的雪崩耐量加固方案依然非常困难。本论文是基于本实验小组与国内某著名半导体制造商的合作课题,主要目的是研发一款具有高雪崩耐量的600V平面栅VDMOS器件,籍此推动高性能VDMOS的国产化。本论文的主要内容如下:首先介绍了VDMOS器件设计的理论基础和雪崩耐量的加固方法。接着研究不同器件的结构与特点,选取合适的元胞和终端结构,并根据实际工艺提出VDMOS器件可行的工艺流程方案。基于Tsuprem4/Medici仿真软件,通过优化工艺条件以及元胞尺寸,得到基本的元胞参数设计,针对影响雪崩耐量的关键因素,并提出H型N接触孔的版图设计方案,进一步提升器件的雪崩耐量。接着进行VDMOS器件终端的仿真优化设计。首先选取JTE终端结构,利用软件Tsuprem4/Medici,仿真得到峰值电场小于2×10 V/cm,耐压大小满足设计规范的结果。接着采用先进的高温推阱工艺,设计了VLD终端结构,仿真得到峰值电场小于1.8×10 V/cm、击穿稳定性更好的结果。最后利用Candence软件完成版图绘制,成功流片。对流片样品的静态参数和雪崩电流进行测试,第一次流片结果表明,击穿电压大于640V,阈值为3V,导通电阻为1.75Ω,雪崩耐量低于0.1A。其后更改了工艺流程,并且重新流片,第二次流片测试结果表明,两种元胞结构的雪崩电流分别为2.1A、2.5A,可知通过改进版图和工艺设计,雪崩耐量能得到显著提高。

关键词： VDMOS 雪崩耐量横向变掺杂结终端扩展

600V 4H-SiC p+槽VDMOS雪崩耐量的仿真分析

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电子技术与软件工程 2021年第9期 71-75页

作者：高秀秀李诚瞻齐放戴小平湖南国芯半导体科技有限公司湖南省株洲市412001 株洲中车时代半导体有限公司湖南省株洲市412001

本文为了优化4H-Si CVDMOS的雪崩耐量,提出了一种新型的p^(+)槽和深p^(+)结合的4H-Si CVDMOS,利用TCAD仿真揭示了第一个场限环间距、p^(+)槽的尺寸和深p^(+)区的掺杂分布对VDMOS击穿和非箝位感性开关特性的影响规律。仿真结果表明,与传... 详细信息

本文为了优化4H-Si CVDMOS的雪崩耐量,提出了一种新型的p^(+)槽和深p^(+)结合的4H-Si CVDMOS,利用TCAD仿真揭示了第一个场限环间距、p^(+)槽的尺寸和深p^(+)区的掺杂分布对VDMOS击穿和非箝位感性开关特性的影响规律。仿真结果表明,与传统结构相比,本文介绍的p^(+)槽VDMOS第一根环间距小于1.3μm、p^(+)区结深大于1.1μm、峰值浓度为5×10^(19)cm^(-3)±20%时,击穿位置由主结转移到有源区p^(+)拐角处,雪崩耐量密度提高了6.1J/cm^(2)。

关键词： p^(+)区槽深p^(+)区场限环间距雪崩耐量

VDMOSFET器件的结构及工艺优化对UIS雪崩耐量的影响

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科学技术创新 2017年第16期 55-56页

作者：秦苏梅上海先进半导体制造股份有限公司上海200233

VDMOSFET(Vertical Double-diffused Metal Oxide Semiconductor)功率器件不同于传统数模集成电路中器件,除了基本的静态和交流特性以外,UIS(非箝位感性负载开关)雪崩耐量(Eas)也是功率器件重要的衡量指标。非箝位感性负载开关过程所引... 详细信息

VDMOSFET(Vertical Double-diffused Metal Oxide Semiconductor)功率器件不同于传统数模集成电路中器件,除了基本的静态和交流特性以外,UIS(非箝位感性负载开关)雪崩耐量(Eas)也是功率器件重要的衡量指标。非箝位感性负载开关过程所引起的VDMOS器件失效是VDMOS在应用过程中最主要的失效形式。故而,提高非箝位电感开关雪崩耐量的研究具有极为重要的意义。本文通过对工艺及器件结构的优化,使VDMOSFET的UIS雪崩耐量在不增加工艺层次的条件下增加接近70%。

关键词：功率器件非箝位感性负载开关雪崩耐量

一种提高SGT MOSFET雪崩耐量的方法

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西安邮电大学学报 2023年第4期28卷 28-35页

作者：唐威俱帅张蕾西安邮电大学电子工程学院陕西西安710121

提出了一种提高屏蔽栅沟槽型(Shielded-Gate Trench,SGT)金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)雪崩耐量的方法。利用Sentaurus计算机辅助设计软件,通过调整屏蔽栅沟槽型MOSFET元胞区接触孔宽度、深度、注入剂量和注入能量,以降低P型体区电阻,抑制寄生三极管的开启,提高器件雪崩耐量。测试结果表明,优化后的器件雪崩耐量相较基准条件由518.2 mJ提升至583.2 mJ,提升约12.6%。

关键词：雪崩耐量屏蔽栅沟槽型MOSFET 元胞非钳位感性负载开关

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VDMOS雪崩耐量参数测试技术研究

计算机与数字工程 2021年第4期49卷 630-633页

作者：乔文霞黄伟中国船舶重工集团公司第七二二研究所武汉430205

目前,很难找到介绍关于VDMOS参数的测试方法的文献,而且所能找到的文献主要介绍的都是VDMOS的基本测试方法,且多是静态参数。而VDMOS的动态参数占全部待测参数的70%之多,不同的参数需要搭建不同的测试电路环境,并且由于动态参数测试较复... 详细信息

目前,很难找到介绍关于VDMOS参数的测试方法的文献,而且所能找到的文献主要介绍的都是VDMOS的基本测试方法,且多是静态参数。而VDMOS的动态参数占全部待测参数的70%之多,不同的参数需要搭建不同的测试电路环境,并且由于动态参数测试较复杂,因此很难实现快速准确的测量,尤其是大功率VDMOS动态参数。只有建立全面的参数测试手段,方能指导器件的研发及使用。论文重点分享了在VDMOS雪崩耐量测量中技术难点和解决思路。论文涉及的工作内容对于目前国内研发VDMOS器件的测试工作将起到一定的指导作用。

关键词： VDMOS 动态参数雪崩耐量测试

P-i-N 二极管雪崩耐量测试过程的仿真分析与机理研究

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P-i-N 二极管雪崩耐量测试过程的仿真分析与机理研究

作者：屈静北京工业大学

学位级别：硕士

功率快恢复二极管(Fast Recovery Diode,FRD)常与全控型开关器件反并联构成完整的开关模块,在电路开关过程中起提供回路能量泄放的作用,防止感性负载回路硬关断时产生危险的过电压。正因为如此,二极管常常因为吸收过大的能量而导致损毁... 详细信息

功率快恢复二极管(Fast Recovery Diode,FRD)常与全控型开关器件反并联构成完整的开关模块,在电路开关过程中起提供回路能量泄放的作用,防止感性负载回路硬关断时产生危险的过电压。正因为如此,二极管常常因为吸收过大的能量而导致损毁,其雪崩耐量将极大影响整个电路甚至系统的正常工作及坚固性,因此针对功率FRD在该类应用中的雪崩耐量问题进行深入研究十分迫切。对功率器件的雪崩能力评价一般是在非钳位感性开关(Unclamped Inductive Load Switching,UIS)条件下测量,目前国际上关于功率FRD的雪崩耐量的文献非常稀少,更未见到有系统研究的报道。本文重点利用器件仿真工具以P-i-N二极管为模型对其雪崩耐量测试过程中内部物理量的演变过程及机理进行探讨和分析,试图为FRD提高雪崩耐量设计提供基本的物理理解、基础数据和方向指导。采用分段线性电流源激励模拟UIS电路中开关瞬间关断时P-i-N二极管受到的电流冲击,利用Sentaurus TCAD仿真软件进行热电耦合的瞬态仿真分析,针对一个耐压为350V左右具有p+n-n+结构及场板型结终端的参考结构以EAS=1.3mJ的能量进行冲击,发现在雪崩耐量测试过程中,器件外端电压主要经历了过冲、负阻及振荡、周期性发展三个阶段。从负阻阶段开始,在p+n-结及n-n+结处都发生了局部的雪崩注入,出现了电流集中现象,形成的电流丝位于结边缘处,宽度约10um,峰值电流密度3.3×104A/cm2。峰值温度曲线的周期性变化与电流丝的运动同步,表现为电流丝运动到左右边缘停留时对应温度的迅速尖峰化,尖峰值平均每次升高80K,而电流丝平移过程对应峰值温度的降落。分析其中机理可知电流丝的运动源于电流丝的自热效应和碰撞电离率的负温度系数。随后,通过增大雪崩耐量测试能量EAS,以峰值温度升高到800K作为失效点,预测了可能发生的失效位置始终为主结边缘处。通过添加单浮场环发现尽管使电场集中位置移到场环边缘,但失效位置仍位于主结,实测结果与仿真预测一致。最后,对P-i-N二极管的静电放电(Electrostatic Discharge,ESD)过程进行了仿真计算,讨论了雪崩耐量测试和反偏ESD测试过程的共性和差异,这些发现及其他相关仿真结果对后续提高FRD雪崩耐量及抗ESD能力的研究将有重要的参考意义。

关键词： P-i-N二极管雪崩耐量热电耦合仿真电流丝