600V高雪崩耐量平面栅VDMOS器件优化设计

作     者：程诗康 

作者单位：电子科技大学 

学位级别：硕士

导师姓名：高巍

授予年度：2017年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 080501[工学-材料物理与化学] 0805[工学-材料科学与工程（可授工学、理学学位）] 080502[工学-材料学] 

主      题：VDMOS 雪崩耐量 横向变掺杂 结终端扩展 

摘      要：功率MOSFET器件作为能源管理的核心控制单元,由于具有良好的电学特性和低廉的成本,因而广泛应用在汽车电子、消费电子以及航空航天等领域。目前在高端市场的应用领域里,国外的半导体公司仍然占据主导,国内的VDMOS设计与制造技术处于落后地位,特别是器件的雪崩耐量低、可靠性差等问题。虽然国内外对于雪崩耐量的理论研究已经比较成熟,但是提出一种架构合理、生产成本低廉的雪崩耐量加固方案依然非常困难。本论文是基于本实验小组与国内某著名半导体制造商的合作课题,主要目的是研发一款具有高雪崩耐量的600V平面栅VDMOS器件,籍此推动高性能VDMOS的国产化。本论文的主要内容如下:首先介绍了VDMOS器件设计的理论基础和雪崩耐量的加固方法。接着研究不同器件的结构与特点,选取合适的元胞和终端结构,并根据实际工艺提出VDMOS器件可行的工艺流程方案。基于Tsuprem4/Medici仿真软件,通过优化工艺条件以及元胞尺寸,得到基本的元胞参数设计,针对影响雪崩耐量的关键因素,并提出H型N接触孔的版图设计方案,进一步提升器件的雪崩耐量。接着进行VDMOS器件终端的仿真优化设计。首先选取JTE终端结构,利用软件Tsuprem4/Medici,仿真得到峰值电场小于2×10 V/cm,耐压大小满足设计规范的结果。接着采用先进的高温推阱工艺,设计了VLD终端结构,仿真得到峰值电场小于1.8×10 V/cm、击穿稳定性更好的结果。最后利用Candence软件完成版图绘制,成功流片。对流片样品的静态参数和雪崩电流进行测试,第一次流片结果表明,击穿电压大于640V,阈值为3V,导通电阻为1.75Ω,雪崩耐量低于0.1A。其后更改了工艺流程,并且重新流片,第二次流片测试结果表明,两种元胞结构的雪崩电流分别为2.1A、2.5A,可知通过改进版图和工艺设计,雪崩耐量能得到显著提高。