SGT MOSFET功耗和雪崩耐量特性优化与设计

作     者：胡兴正 

作者单位：南昌大学 

学位级别：硕士

导师姓名：王青

授予年度：2024年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 080501[工学-材料物理与化学] 0805[工学-材料科学与工程（可授工学、理学学位）] 080502[工学-材料学] 

主      题：屏蔽栅金属场效应晶体管 单位面积导通电阻 雪崩耐量 功耗 感应电荷 

摘      要：在中低压功率器件领域,屏蔽栅沟槽金属氧化物场效应晶体管（Shield Gate Trench Metal Oxide Semiconductor Field Effect Transistor,简称:SGT MOSFET）与传统沟槽金属氧化物场效应晶体管相比较,单位面积导通电阻(Specific On-Resistance,简称:RON,SP)更低,米勒电容更小,开关损耗更低,被广泛应用于新能源汽车、太阳能、移动通信、消费电子等各种场景。为了响应国家践行节约型社会,实现节能减排的目的,SGT MOSFET器件需要不断的降低功耗,RON,SP是功耗的最重要指标之一。SGT MOSFET有两种主要的器件结构,分别是上下结构和左右结构,其中上下结构的SGT MOSFET可以实现单位元胞条宽（Unit Cell width,简称:Pitch）更小的目标。因此在相同管芯面积下,上下结构SGT MOSFET元胞个数更多,电流密度更大,RON,SP更低。但是上下结构SGT MOSFET器件雪崩耐量特性在器件设计中一直是难点,雪崩耐量特性是器件在电路应用中的一个重要参数,特别是在感性负载电路中,直接影响器件在电路应用中的可靠性。本文在保证产品击穿电压(Breakdown Voltage,简称:BVDSS)、雪崩耐量特性等参数的前提下,以降低RON,SP为目的,首先对100V上下结构的SGT MOSFET器件结构进行研究,通过实际生产出芯片测试性能加以验证。然后依托已验证的100V SGT MOSFET的数值模拟的方法,对如何降低更低电压领域的新型40V SGT MOSFET器件的RON,SP进行探讨。 为了在原有的100V SGT MOSFET器件基础上保持BVDSS不变前提下,将RON,SP降低15%,本文首先分析了影响器件RON,SP和BVDSS的主要因素,包括单位元胞条宽和硅台面条宽（Silicon Mesa Width,简称:Mesa CD）、外延电阻率和厚度、沟槽深度、场氧厚度等。然后利用TCAD仿真工具对这些器件结构进行数值模拟,依据计算结果,分析器件结构和BVDSS、RON,SP性能之间的关系,以及对应的电场分布,从而得到满足BVDSS、RON,SP要求的最优的器件结构设计的组合。对优化后的器件结构,设计版图和工艺流片条件,解决了流片过程中的工艺难点问题,测试结果表明,BVDSS和RON,SP满足开发目标,但存在雪崩耐量特性偏低且不稳定问题。接着本文对失效机理及分析失效位置进行分析,提出了栅极信号延时和屏蔽栅感应电荷模型共同作用是造成雪崩耐量能力低的原因,据此重新安排版图设计,采用交叉栅极布局并增大沟槽条宽设计,重新验证雪崩耐量大幅提高并稳定,该问题得以解决。 最后,本文探讨了如何优化更低电压的SGT MOSFET器件的RON,SP。提出40V SGT MOSFET器件通过减小沟道电阻,提高单位电流密度是降低RON,SP的关键,因此需要尽可能的减小Picth条宽。当前在更低电压领域,利用多晶硅层间介质膜工艺开发ONO结构（Oxide-Nitride-Oxide Structure,简称:ONO结构）来减小SGT MOSFET器件的Pitch条宽,提高器件的击穿电压。本文创新性的提出了在屏蔽栅极多晶回刻后增加注入的方式进一步优化Pitch条宽并在氮化硅刻蚀后增加正硅酸乙酯回填的方式优化栅源漏电。并据此工艺对器件结构数值模拟优化,最终得到满足RON,SP参数要求的器件结构尺寸。