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PZT压电陶瓷极化工艺研究

压电与声光 2006年第6期28卷 736-737,740页

作者：毛剑波易茂祥合肥工业大学理学院安徽合肥230009

介绍了6.5 MHz锆钛酸铅(PZT)压电陶瓷滤波器极化工艺的流程和基本原理,对极化电场、极化温度和极化时间等工艺参数进行了实验研究,并针对实验结果进行了理论分析,确定最佳的极化条件:极化电场强度为2.2 kV/mm、极化温度为130℃,极化时间... 详细信息

介绍了6.5 MHz锆钛酸铅(PZT)压电陶瓷滤波器极化工艺的流程和基本原理,对极化电场、极化温度和极化时间等工艺参数进行了实验研究,并针对实验结果进行了理论分析,确定最佳的极化条件:极化电场强度为2.2 kV/mm、极化温度为130℃,极化时间为15 min。文章还对极化工艺中出现的其他一些问题进行了分析和探讨,从而有效地提高了压电陶瓷的压电性能指标。

关键词：压电陶瓷极化滤波器

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采用测试向量合并的多扫描链嫁接测试

应用科学学报 2011年第1期29卷 78-82页

作者：刘杰梁华国易茂祥合肥工业大学计算机与信息学院合肥230009 阜阳师范学院物理与电子科学学院安徽阜阳236041

多扫描链测试技术能有效减少测试用时和压缩测试数据,但该技术需要较多的数据输入通道,因而会导致测试成本增加.为了解决这种矛盾,一种多扫描链嫁接机制被提出.该方案错位产生基准向量,根据向量间的相容性合并扫描链的驱动端口.实验结... 详细信息

多扫描链测试技术能有效减少测试用时和压缩测试数据,但该技术需要较多的数据输入通道,因而会导致测试成本增加.为了解决这种矛盾,一种多扫描链嫁接机制被提出.该方案错位产生基准向量,根据向量间的相容性合并扫描链的驱动端口.实验结果表明,所提方案在保持多扫描链高速测试的同时既能减少测试数据输入通道,又可获得较高的测试数据压缩率.

关键词：编码压缩测试向量扫描链 LFSR 嫁接

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5加数并行加法器及其进位接口

计算机工程 2010年第1期36卷 251-252,259页

作者：刘杰易茂祥阜阳师范学院物理与电子科学学院阜阳236041 合肥工业大学应用物理系合肥230009

传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结... 详细信息

传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结果验证了该加法器的设计合理性,证明其能缩短累加时间、提高运算效率。

关键词：加法器超前进位加法器进位接口

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降低系统芯片测试时间的芯核联合测试方案

上海交通大学学报 2010年第2期44卷 223-228页

作者：易茂祥梁华国王伟张磊合肥工业大学电子科学与应用物理学院合肥230009 合肥工业大学计算机与信息学院合肥230009

引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的... 详细信息

引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片(SoC)应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.

关键词：系统芯片测试应用时间测试数据压缩芯核联合重配置

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基于优化编码的LFSR重播种测试压缩方案

计算机研究与发展 2012年第2期49卷 443-451页

作者：陈田梁华国王伟易茂祥黄正峰合肥工业大学计算机与信息学院合肥230009 合肥工业大学电子科学与应用物理学院合肥230009

大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题.提出了一种先通过编码优化测试集,再使用线性反馈移位寄存器(linear feedback shift register,LFSR)重播种的内建自测试方案.该方案通过自动测试模式生成工具得到被测电... 详细信息

大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题.提出了一种先通过编码优化测试集,再使用线性反馈移位寄存器(linear feedback shift register,LFSR)重播种的内建自测试方案.该方案通过自动测试模式生成工具得到被测电路的确定测试集,再压缩为种子集存储在片上ROM中.压缩测试集的过程中,首先以降低测试功耗为目标,用少量确定位编码测试集中的部分测试立方,来增强解码后测试模式相邻位之间的一致性;然后以提高压缩率同时降低LFSR级数为目标,将测试立方编码为确定位含量更少的分段相容码(CBC),最后将以CBC编码的测试立方集压缩为LFSR种子集.实验证明所提出的方案在不影响故障覆盖率的前提下大量降低了测试功耗,并且具有更高的测试数据压缩率.

关键词：可测性设计低功耗测试数据压缩分段相容码 LFSR重播种

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6加数并行加法器及扩展接口的研究

微电子学与计算机 2009年第12期26卷 27-30页

作者：刘杰易茂祥阜阳师范学院物理与电子科学学院安徽阜阳236041 合肥工业大学应用物理系安徽合肥230009

提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加... 详细信息

提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加数的计算比采用串行累加更快.

关键词：算术逻辑运算单元加法器超前进位加法器

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动态向量调整的多扫描链测试数据压缩

电子学报 2012年第2期40卷 287-292页

作者：刘杰梁华国易茂祥赵发勇合肥工业大学计算机与信息学院安徽合肥230009 阜阳师范学院物理与电子科学学院安徽阜阳236041 合肥工业大学电子科学与应用物理学院安徽合肥230009

由于多扫描链测试方案能够提高测试进度,更适合大规模集成电路的测试,因此提出了一种应用于多扫描链的测试数据压缩方案.该方案引入循环移位处理模式,动态调整向量,能够保留向量中无关位,增加向量的外延,从而提高向量间的相容性和反向... 详细信息

由于多扫描链测试方案能够提高测试进度,更适合大规模集成电路的测试,因此提出了一种应用于多扫描链的测试数据压缩方案.该方案引入循环移位处理模式,动态调整向量,能够保留向量中无关位,增加向量的外延,从而提高向量间的相容性和反向相容性;同时,该方案还能够采用一种有效的参考向量更替技术,进一步提高向量间的相关性,减少编码位数.另外,该方案能够利用已有的移位寄存器,减少不必要的硬件开销.实验结果表明所提方案在保持多扫描链测试优势的前提下能够进一步提高测试数据压缩率,满足确定性测试和混合内建自测试.

关键词：测试压缩测试数据多扫描链循环移位

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并行折叠计数器的BIST方案

电子学报 2012年第5期40卷 1030-1033页

作者：梁华国李鑫陈田王伟易茂祥合肥工业大学电子科学与应用物理学院安徽合肥23009 合肥工业大学计算机与信息学院安徽合肥23009

本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的... 详细信息

本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程.

关键词：内建自测试线性反馈移位寄存器并行折叠计数器多扫描链测试数据压缩

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4个加数的并行加法器及扩展接口的研究

合肥工业大学学报（自然科学版） 2009年第11期32卷 1683-1686页

作者：刘杰易茂祥合肥工业大学电子科学与应用物理学院安徽合肥230009 阜阳师范学院物理与电子科学学院安徽阜阳236041

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采... 详细信息

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性。

关键词：算术逻辑运算单元加法器超前进位加法器