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A 10-bit 50-MS/s reference-free low power SAR ADC in 0.18-μm SOI CMOS technology

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Journal of Semiconductors 2012年第9期33卷 115-123页

作者：乔宁张国全杨波刘忠立于芳 Institute of Semiconductors Chinese Academy of SciencesBeijing 100083China Institute of microelectronics Chinese Academy of SciencesBeijing 100029China

A 10-bit 50-MS/s reference-free low power successive approximation register （SAR） analog-to-digital converter （ADC） is presented. An energy efficient switching scheme is utilized in this design to obtain low power and high frequency operation performance without an additional analog power supply or on-chip/off-chip reference. An on-chip calibration DAC （CDAC） is implemented to cancel the offset of the latch-type sense amplifier （SA） to ensure precision whilst getting rid of the dependence on the pre-amplifier, so that the power consumption can be reduced further. The design was fabricated in ibm 0.18-μm 1P4M SOI CMOS process technology. At a 1.5-V supply and 50-MS/s with 5-MHz input, the ADC achieves an SNDR of 56.76 dB and consumes 1.72 mW, resulting in a figure of merit （FOM） of 61.1 fJ/conversion-step.

关键词： successive approximation register analog-to-digital converter reference-free on-chip calibration energy efficient

C4NP-无铅倒装晶片焊凸形成生产工艺与可靠性数据(英文)

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电子工业专用设备 2007年第8期36卷 45-53页

作者： Eric Laine Klaus Ruhmer Luc Belanger Michel Turgeon Eric Perfecto Hai Longworth David Hawken SUSS MicroTec Inc.VT 05677 USA ibm Canada Ltd. ibm microelectronics NY 12533 USA ibm microelectronics NY 13760

受控倒塌芯片连接新工艺是一种由ibm公司开发、由Suss Micro Tec公司推向商品化的新型焊凸形成技术。受控倒塌芯片连接新工艺采用各种无铅焊料合金致力于解决现有的凸台。形成技术限定,使低成本小节距焊凸形成成为可能。受控倒塌芯片连... 详细信息

受控倒塌芯片连接新工艺是一种由ibm公司开发、由Suss Micro Tec公司推向商品化的新型焊凸形成技术。受控倒塌芯片连接新工艺采用各种无铅焊料合金致力于解决现有的凸台。形成技术限定,使低成本小节距焊凸形成成为可能。受控倒塌芯片连接新工艺是一种焊球转移技术,熔焊料被注入预先制成并可重复使用的玻璃模板(模具)。这种注满焊料的模具在焊料转入圆片之前先经过检查以确保高成品率。注满焊料的模具与圆片达到精确的接近后以与液态熔剂复杂性无关的简单工序转移在整个300mm(或300mm以下)圆片上。受控倒塌芯片连接新工艺技术能够在焊膏印刷中实现小节距凸台形成的同时提供相同合金选择的适应性。这种简单的受控倒塌芯片连接新工艺使低成本、高成品率以及快速封装周期的解决方法对于细节距FCiP以及WLCSP凸台形成均能适用。

关键词：倒装晶片封装圆片级芯片尺寸封装焊凸形成焊球转移

Critical properties of XY model dimensional layered magnetic on two- films

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Chinese Physics B 2006年第5期15卷 1081-1085页

作者：王漪刘晓彦孙雷张兴韩汝琦 Institute of microelectronics Peking University Beijing 100871 China

Using Monte Carlo simulations, we have investigated the classical XY model on triangular lattices of ultra-thin film structures with middle ferromagnetic layers sandwiched between two antiferromagnetic layers. The internal energy, the specifc heat, the chirality and the chiral susceptibility are calculated in order to clarify phase transitions and critical phenomena. Prom the finite-size scaling analyses, the values of critical exponents are determined. In a range of interaction parameters, we find that the chirality steeply goes up as temperature increases in a temperature range; correspondingly the value of a critical exponent for this change is estimated.

关键词： layered XY model critical phenomena ultra-thin magnetic film

Experimental Demonstration of gm/IDBased Noise Analysis

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Circuits and Systems 2014年第4期5卷 69-75页

作者： Jack Ou Pietro M. Ferreira Jui-Chu Lee Department of Engineering Science Sonoma State University Rohert Park USA ibm microelectronics Essex Junction New York USA IEMN UMR CNRS 8520 Department of DHS University of Lille Lille France

Recent studies using BSIM3 models have suggested that noise depends on the transconductance-to-drain ratio gm/ID of a transistor. However, to the best of our knowledge, no experimental result demonstrating gm/ID dependent noise previously observed in simulation is available in the literature. This paper examines the underlying principles that make it possible to analyze noise using gm/ID based noise analysis. Qualitative discussion of normalized noise is presented along with experimental results from a 130 nm CMOS process. A close examination of the experimental results reveals that the device noise is width independent from 1 Hz to 10 kHz. Moreover, noise increases as gm/ID is reduced. The experiment observation that noise is width independent makes it possible for circuit designers to generate normalized parameters that are used to study noise intuitively and accurately.

关键词： gm/ID Design Methodology Noise Analysis Flicker Noise

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设计信息提高SEM缺陷检测取样效率

集成电路应用 2008年第10期25卷 32-34页

作者： Scott Jansen Stephen Fox Glenn Florence Alexa Perry ibm microelectronics DivisionHopewell Junction KLA-Tencor Corp. San Jose

基于设计的分级将来自设计数据的版图信息与检测到的每个缺陷的相对位置结合起来,利用这种方法可提高缺陷帕雷托质量。通过对系统缺陷和有害缺陷进行分级,可以改进SEM检测。

关键词：缺陷检测 SEM检测设计信息取样相对位置设计数据系统缺陷版图

离子注入后晶圆清洗带来的材料和掺杂剂损失的测量

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集成电路应用 2009年第1期26卷 34-36页

作者： Nikki Edleman Yong-Siang Tan Tom Tillery Stephen Savas Andreas Kadavanich Allan Wiesnoski ibm microelectronics Hopewell Junction Chartered Semiconductor Mfg.Ltd Mattson Technology

对45nm及以下技术节点的逻辑器件制造来说,经过次数不断增加的高剂量离子注入光阻层的清洗步骤后,仍保持超浅结(USJ)的完整性非常重要。在PMOS区采用SiGe带来了材料方面的又一挑战。一种新型短循环法可精确测量各种去胶/清洗工艺造成的... 详细信息

对45nm及以下技术节点的逻辑器件制造来说,经过次数不断增加的高剂量离子注入光阻层的清洗步骤后,仍保持超浅结(USJ)的完整性非常重要。在PMOS区采用SiGe带来了材料方面的又一挑战。一种新型短循环法可精确测量各种去胶/清洗工艺造成的非晶硅或SiGe的损失量。

关键词：离子注入精确测量损失量材料清洗掺杂剂 SiGe 逻辑器件

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对CMOS闭锁效应的透彻理解

微电子学 1985年第2期 51-57页

作者： Genda J.Hu 彭廷甫 ibm 公司

两管集中元件电器模型和二维有限元件分析法都被用来研究CMOS结构的闭锁现象。等效电路模型提供了闭锁效应的简明图视,而二维模型则给闭锁效应以更多的物理上和定量上的解释。对于p-n-p-n的闭锁效应规范化的判断标准是在等效电路的基础... 详细信息

两管集中元件电器模型和二维有限元件分析法都被用来研究CMOS结构的闭锁现象。等效电路模型提供了闭锁效应的简明图视,而二维模型则给闭锁效应以更多的物理上和定量上的解释。对于p-n-p-n的闭锁效应规范化的判断标准是在等效电路的基础上推导出来的。二维模型进一步确定了规范标准所描述的闭锁效应的触发条件。另外,二维模型模拟了整个的闭锁过程,包括动态触发阶段,同时测定了p-n-p-n器件固有的平衡态I-V特性。

关键词：闭锁效应等效电路二维等值电路阈值电流平衡状态(热力学) 平衡态 CMOS

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多层光刻胶刻蚀工艺的性能和可生产性

微电子学 1987年第4期 44-51页

作者： L.P.Bushnell,杨国渝 ibm公司

在1μm或1μm以下设计规则的实验器件的研制中,单层胶(SLR)体系的使用基本上已被多层胶(MLR)体系、材料和工艺的刻蚀技术所取代。MLR体系的普遍使用可能表明SLR体系的性能已达到了极限。本文试图通过这些因素对现行的MLR体系在半导体器... 详细信息

在1μm或1μm以下设计规则的实验器件的研制中,单层胶(SLR)体系的使用基本上已被多层胶(MLR)体系、材料和工艺的刻蚀技术所取代。MLR体系的普遍使用可能表明SLR体系的性能已达到了极限。本文试图通过这些因素对现行的MLR体系在半导体器件制作中的能力作一个严格的评价。

关键词：光刻胶可生产性光致抗蚀剂辅料刻蚀工艺电子束光刻电子束加工真空淀积 MLR

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浅结双极工艺中横向电荷扩展引起的效应

微电子学 1986年第2期 79-88+95页

作者： R、S、Hemmerit,江碧蓉 ibm公司

沿着介质界面的与时间有关的横向电荷分离可以在集成电路中引起场效应晶体管(EFT)漏电。对双极工艺进行研究所采用的物理分析表明,横向电荷分离发生在沿氮化硅/溅射的石英界面处。我们用电子束感应电流技术观察了硅中的感应寄生FET漏电... 详细信息

沿着介质界面的与时间有关的横向电荷分离可以在集成电路中引起场效应晶体管(EFT)漏电。对双极工艺进行研究所采用的物理分析表明,横向电荷分离发生在沿氮化硅/溅射的石英界面处。我们用电子束感应电流技术观察了硅中的感应寄生FET漏电。通过场屏敞或场保护可以防止这种寄生FET漏电。沿着热生长二氧化硅/氮化硅界面产生的横向电荷分离不引起寄生FET漏电,但要导致横向PNP晶体管共发射极电流增益的增大。通过在热生长二氧化硅上淀积一层磷硅玻璃而使这种不稳定性得以消除。文章介绍了作为寄生FET漏电根源的消除的热载流子注入的证据,还研究了工艺技术和电路布局对寄生FET耐电的影响。

关键词：场效应晶体管基极溅射石英氮化硅集电极单极晶体管场效应器件真空沉积硅氧矿物四氮化三硅氮化物集电装置 PNP 电荷分离双极工艺集成电路工艺二氧化硅热载流子注入淀积发射极磷硅玻璃共发射极电流增益