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scheduling method based on virtual flattened architecture for Hierarchical system-on-chip

Journal of Shanghai University(English Edition) 2009年第6期13卷 433-437页

作者：张冬张金艺杨晓冬杨毅 School of Communication and Information Engineering Shanghai University Microelectronic Research and Development Center Shanghai University

As the technology of IP-core-reused has been widely used, a lot of intellectual property （IP） cores have been embedded in different layers of system-on-chip （SOC）. Although the cycles of development and overhead are reduced by this method, it is a challenge to the SOC test. This paper proposes a scheduling method based on the virtual flattened architecture for hierarchical SOC, which breaks the hierarchical architecture to the virtual flattened one. Moreover, this method has more advantages compared with the traditional one, which tests the parent cores and child cores separately. Finally, the method is verified by the ITC＇02 benchmark, and gives good results that reduce the test time and overhead effectively.

关键词： system-on-chip test virtual flat hierarchical SOC test scheduling

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Designing Power-aware Wrappers for Multi-clock Domain Cores Using Clock Domain Partitioning

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7th Workshop on RTL and High Level testing

作者： Thomas Edison Yu Tomokazu Yoneda Danella Zhao Hideo Fujiwara Graduate School of Information Science Nara Institute of Science and Technology Kansai Science City630-0192Japan Graduate School of Information Science Nara Institute of Science and Technology Kansai Science City630-0192Japan The Center For Advanced Computer Studies University of Louisiana at Lafayette LafayetteLA70504 Graduate School of Information Science Nara Institute of Science and Technology Kansai Science City630-0192Japan

＜正＞This paper presents a method for designing power-aware test wrappers for embedded cores with multiple clock domains. We make use of partitioning of the clock domains into smaller sub-domains in combination with bandwidth conversion, multiple shift frequencies and gated-clocks to achieve greater flexibility when determining an optimal test schedule under tight power constraints.

关键词： wrapper design multi-clock domain embedded core testing test scheduling

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