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A high-precision synchronization circuit for clock distribution

Journal of Semiconductors 2015年第10期36卷 108-116页

作者：路崇谭洪舟段志奎丁一 SYSU-CMU Shunde International Joint Research Institute School of Information Science and Technology Sun Yat-Sen University

In this paper, a novel structure of a high-precision synchronization circuit, HPSC, using interleaved delay units and a dynamic compensation circuit is proposed. HPSCs are designed for synchronization of clock distribution networks in large-scale integrated circuits, where high-quality clocks are required. The application of a hybrid structure of a coarse delay line and dynamic compensation circuit performs roughly the alignment of the clock signal in two clock cycles, and finishes the fine tuning in the next three clock cycles with the phase error suppressed under 3.8 ps. The proposed circuit is implemented and fabricated using a SMIC 0.13 μm 1P6M process with a supply voltage at 1.2 V. The allowed operation frequency ranges from 200 to 800 MHz, and the duty cycle ranges between [20%, 80%]. The active area of the core circuits is 245 × 134 μm2, and the power consumption is 1.64 mW at 500 MHz.

关键词： HPSC clock synchronization circuit SMD dynamic compensation circuit binary search interleaveddelay units

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