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erase voltage impact on 0.18μm triple self-aligned split-gate flash memory endurance

Journal of Semiconductors 2010年第6期31卷 74-77页

作者：董耀旗孔蔚然 Nhan Do 王序伦李荣林 Shanghai Institute of Microsystem and Information Technology Chinese Academy of Sciences Grace Semiconductor Manufacturing Corporation Graduate University of the Chinese Academy of Sciences Silicon Storage Technology Inc. 1171 Sonora Court Sunnyvale

The erase voltage impact on the 0.18μm triple self-aligned split-gate flash endurance is *** optimized erase voltage is necessary in order to achieve the best endurance.A lower erase voltage can cause more cell current degradation by increasing its sensitivity to the floating gate voltage drop,which is induced by tunnel oxide charge trapping during program/erase cycling.A higher erase voltage also aggravates the endurance degradation by introducing select gate oxide charge trapping.A progressive erase voltage method is proposed and demonstrated to better balance the two degradation mechanisms and thus further improve endurance performance.

关键词： split-gate flash endurance erase voltage

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