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模型驱动的Verilog HDL建模与生成工具设计

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模型驱动的Verilog HDL建模与生成工具设计

作者：曹雪大连理工大学

学位级别：硕士

FPGA因具备丰富的可编程资源而广泛使用于集成电路设计和异构计算领域,随着芯片设计技术的发展,其设计规模和复杂程度逐渐增加,同时也增大了验证工作的难度。需求验证和设计验证对基于FPGA的数字系统而言具有至关重要的作用,尽早对电路... 详细信息

FPGA因具备丰富的可编程资源而广泛使用于集成电路设计和异构计算领域,随着芯片设计技术的发展,其设计规模和复杂程度逐渐增加,同时也增大了验证工作的难度。需求验证和设计验证对基于FPGA的数字系统而言具有至关重要的作用,尽早对电路设计进行全面验证可以发现更多设计存在的问题和缺陷,达到缩短开发周期和提高验证效率的目的。现有的验证方法更多关注于设计验证,而忽视了对于需求的一致性验证。本文根据需求验证和设计验证工作的特点,设计并实现了模型驱动的Verilog HDL建模与生成工具。本文首先对FPGA验证的研究现状进行分析,并对一部分现有的验证工具进行简单的对比介绍。然后针对Verilog HDL建模与生成工具的实际需求进行了详细的分析,并在此基础上对工具进行设计并实现。工具包括基于Verilog HDL代码逻辑表格化显示、语法审查和代码生成、基于表格的模型建立与验证三大核心功能。在实现工具的过程中,使用代码匹配技术对源代码和目标代码进行匹配,并对其中使用的余弦相似度计算方法进行改进。为了保证工具开发的可靠性,使用软件测试的知识对工具进行详细的测试,并设计三组不同类型的样本数据对本文开发工具的验证能力进行检验。本文设计的Verilog HDL建模与生成工具致力于在FPGA开发的需求分析阶段加入验证工作,在设计初期发现需求中存在的问题和设计性缺陷,从而达到缩短验证周期的目的。通过实验数据,验证了本文所设计的工具具备在开发阶段早期发现潜在问题的能力。同时,使用状态迁移表格显示Verilog HDL代码逻辑和状态的迁移,为基于FPGA需求验证和设计验证的研究提供了新思路。

关键词： FPGA 需求验证设计验证 Verilog HDL 状态迁移表格

基于Verilog HDL的一种CPLD测试模块设计

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中国设备工程 2022年第18期 184-185页

作者：杨鲲杨彬彬曾垒高灿辉刘姚军国营芜湖机械厂安徽芜湖241007

CPLD目前被大量应用于数字系统中,因此要在使用前做功能测试。本文以Lattice公司生产的ispLSI1032芯片为例,介绍了一种基于Verilog HDL语言的测试模块设计方法,给出了Verilog HDL语言源代码,通过程序编译,完成所设计的CPLD的功能测试。... 详细信息

CPLD目前被大量应用于数字系统中,因此要在使用前做功能测试。本文以Lattice公司生产的ispLSI1032芯片为例,介绍了一种基于Verilog HDL语言的测试模块设计方法,给出了Verilog HDL语言源代码,通过程序编译,完成所设计的CPLD的功能测试。实验结果表明,设计符合实际工作需要。

关键词： Verilog HDL CPLD 测试模块

基于Verilog HDL的自动售货机设计与仿真

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电子技术与软件工程 2021年第1期 54-56页

作者：李红科王庆春贾晓菲安康学院电子与信息工程学院陕西省安康市725000

本文应用Verilog HDL语言采用自顶而下的方法设计自动售货机,整个系统包括商品选择、确认、投币、找零和出货等模块。在Modelsim平台进行功能仿真验证,经过仿真验证设计正确,符合设计要求。

关键词： Verilog HDL 自动售货机模块设计

基于Verilog HDL的数字竞赛抢答器

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信息与电脑 2021年第2期33卷 112-113页

作者：孙阔王颖大连理工大学城市学院电子与自动化学院辽宁大连116024

数字抢答器拥有广阔的市场前景,在电视节目、各类高校的比赛中都可以使用数字抢答器。本文基于Verilong hdl设计了一种数字抢答器,该数字抢答器以6个参赛组为基础实现其他功能,具有一定的市场价值。

关键词： Verilog HDL 数字抢答器 FPGA

基于Verilog HDL的SPI协议可复用IP软核的设计与验证

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基于Verilog HDL的SPI协议可复用IP软核的设计与验证

作者：李利利兰州大学

学位级别：硕士

随着集成电路技术的高速发展,SOC技术已经越来越多的得到关注和应用,尤其是片上总线技术和IP技术的出现使其逐渐成为IC设计的主流技术。但是目前SOC的发展也面临巨大挑战,主要是IP复用技术和IP互连技术,因此研究IP复用技术对于SOC发展... 详细信息

随着集成电路技术的高速发展,SOC技术已经越来越多的得到关注和应用,尤其是片上总线技术和IP技术的出现使其逐渐成为IC设计的主流技术。但是目前SOC的发展也面临巨大挑战,主要是IP复用技术和IP互连技术,因此研究IP复用技术对于SOC发展具有重要意义。SPI是Motorola公司开发的一种同步、高速、全双工的通信总线,因其信号线少、结构简单等特点被越来越多的芯片集成为通信总线。基于此,本文设计了两种可复用、可配置的SPI协议IP软核,为SOC设计中的IP互连提供灵活的SPI接口,这完全满足SOC技术的发展要求和发展方向,对于业界和SPI的推广应用都具有极高的意义和实用价值。论文采用自顶向下的设计思路设计了两种可复用的SPI协议IP软核。其中基于微控制器的SPI协议IP软核的设计主要关注SPI主机功能,制定了设计目标,使其可与8个从机通信,同时能设置通信速率和选择传输模式,并将接收逻辑和发送逻辑分开,为发送和接收数据设计了双缓冲机制。根据设计目标划分了子模块并给出了完整的模块问互连框图,说明了寄存器设置,论述了关键子模块的Verilog HDL实现过程,包括设计思路分析,微控制器接口模块、时钟逻辑模块以及发送和接收逻辑模块的verilog代码设计和其中关键问题的解决方法。之后设计了一种基于Wishbone总线的SPI协议IP软核。该IP软核通过参数化的方法实现设备数量为4、8、16时多设备间的通信,并自主决定设备的主从身份,通过设置对从机控制的优先级别仲裁多主设备对同一从机的控制权。同时能灵活设置通信模式和通信速率。分析以上设计目标并划分了功能子模块,说明了寄存器的设置过程,最后详细阐述了关键子模块的Verilog HDL实现过程,包括整体的设计思路和Wishbone总线接口模块、时钟逻辑模块以及内部控制寄存器模块的功能分析和verilog代码设计。在完成设计的基础上,采用业界认可的仿真软件Modelsim和QuartusⅡ对设计的两种IP软核分别进行了RTL级功能和时序仿真验证,结果表明两种SPI协议IP软核设计正确,所有功能都达到预期的目标,仿真验证顺利通过。

关键词： SOC IP软核 SPI 微控制器 Wishbone总线 Verilog HDL

基于Verilog HDL的并行序列检测器设计

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电子测试 2020年第17期31卷 23-25,8页

作者：李红科王庆春安康学院电子与信息工程学院陕西安康725000

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描... 详细信息

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描述语言设计并行序列检测器,当输入并行序列连续出现“10010”时输出高电平,并与常见的序列检测器设计方法比较,设计算法完善,包括所有出现的状态,应用Modelsim se6.5进行功能仿真验证,经过仿真验证,设计正确。

关键词： Verilog HDL 状态机序列检测器

基于Verilog HDL的简易电子钟设计

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信息与电脑 2021年第2期33卷 107-109页

作者：李昊旻王颖大连理工大学城市学院电子与自动化学院辽宁大连116024

简易电子时钟是生活中十分常见的电子产品,与传统机械表相比,更加直观与准确。基于此,本文探讨了基于Verilog HDL的简易电子钟设计。该电子时钟使用12小时制,时钟采用的计数器使用"12自动置1"的运行规则,分钟采用的计数器为8421BCD码60... 详细信息

简易电子时钟是生活中十分常见的电子产品,与传统机械表相比,更加直观与准确。基于此,本文探讨了基于Verilog HDL的简易电子钟设计。该电子时钟使用12小时制,时钟采用的计数器使用"12自动置1"的运行规则,分钟采用的计数器为8421BCD码60进制的计数器,设计虽然简单,但在生活中具有重要的意义。

关键词： Verilog HDL 电子时钟设计