基于Verilog HDL的并行序列检测器设计
Serial Detector of Binary Sequence Based on Verilog HDL作者机构：安康学院电子与信息工程学院陕西安康725000
出 版 物：《电子测试》 (Electronic Test)
年 卷 期：2020年第31卷第17期
页 面：23-25,8页
学科分类：0809[工学-电子科学与技术（可授工学、理学学位）] 080902[工学-电路与系统] 08[工学]
主 题：Verilog HDL 状态机 序列检测器
摘 要：Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描述语言设计并行序列检测器,当输入并行序列连续出现“10010时输出高电平,并与常见的序列检测器设计方法比较,设计算法完善,包括所有出现的状态,应用Modelsim se6.5进行功能仿真验证,经过仿真验证,设计正确。
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