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Highly parallel implementation of sub-pixel interpolation for AVS HDTV decoder

Journal of Zhejiang University-Science A(Applied Physics & Engineering) 2008年第12期9卷 1638-1643页

作者： Wan-yi LI Lu YU Institute of Information and Communication Engineering Zhejiang University Hangzhou 310027 China

In this paper, we propose an effective vlsi architecture of sub-pixel interpolation for motion compensation in the AVS HDTV decoder. To utilize the similar arithmetical operations of 15 luma sub-pixel positions, three types of interpolation filters are proposed. A simplified multiplier is presented due to the limited range of input in the chroma interpolation process. To improve the processing throughput, a parallel and pipelined computing architecture is adopted. The simulation results show that the proposed hardware implementation can satisfy the real-time constraint for the AVS HDTV (1920×1088) 30 fps decoder by operating at 108 MHz with 38.18k logic gates. Meanwhile, it costs only 216 cycles to accomplish one macroblock, which means the B frame sub-pixel interpolation can be realized by using only one set of the proposed architecture under real-time constraints.

关键词： vlsi体系结构插值高清晰度电视编码

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