检索结果-南通市图书馆

作者：王笑天合肥工业大学

学位级别：硕士

随着集成电路的高速发展,芯片复杂度的提升,验证在芯片设计中扮演越来越重要的角色。为了加速产品上市时间,需要提高验证的速度和效率,因此对验证的技术和方法提出了更高的要求。uvm验证方法学提供了层次清晰的业界统一的验证标准,具有... 详细信息

随着集成电路的高速发展,芯片复杂度的提升,验证在芯片设计中扮演越来越重要的角色。为了加速产品上市时间,需要提高验证的速度和效率,因此对验证的技术和方法提出了更高的要求。uvm验证方法学提供了层次清晰的业界统一的验证标准,具有很多传统验证方法达不到的优点,尤其其可复用性可加速验证平台的构建。SoC设计需要复用大量的IP核,验证IP可用于SoC的系统级验证,减少验证工程师的工作量,加快验证流程。SDIO接口广泛应用于消费类电子,为移动设备提供高速、低功耗的数据存储和应用功能。在研究uvm技术和分析SDIO接口标准协议的基础上,设计了符合标准SDIO协议的总线功能模型,并采用uvm验证方法学设计了 SDIO验证IP中的各个组件及验证平台,在其中构建了用于统计和收集功能覆盖率的覆盖率模型。最后,在覆盖率驱动下,设计了随机测试、基础测试和错误测试三种测试用例在验证平台中对所设计的SDIO验证IP进行仿真自测试,实现了 100%的功能覆盖率,测试结果表明所设计的验证IP功能正确,可用于验证带有SDIO接口的SoC芯片。

关键词： SDIO uvm 功能覆盖率验证IP 可重用性

基于uvm的PCIE3.0PHY测试芯片的验证

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基于UVM的PCIE3.0PHY测试芯片的验证

作者：卢康西安电子科技大学

学位级别：硕士

随着现代数字集成电路工艺技术的不断提高,数字系统设计变得越来越复杂,这对数字验证工作的要求也变得越来越高,采用高效率的验证方法对整个芯片的设计完成变得非常重要。不同于传统验证方法,uvm结合了面向对象编程、动态线程及线程间... 详细信息

随着现代数字集成电路工艺技术的不断提高,数字系统设计变得越来越复杂,这对数字验证工作的要求也变得越来越高,采用高效率的验证方法对整个芯片的设计完成变得非常重要。不同于传统验证方法,uvm结合了面向对象编程、动态线程及线程间通信等特性,这些特性让uvm在一个更高的抽象层次上提高了设计建模的能力。设计师可以在单个芯片上集成整个系统,越来越多的产品采用SOC的设计方法,这在大大减少设计和制造成本的同时,验证却越来越复杂,需要投入的成本和时间也会越来越多。市场的竞争在要求保证产品的质量的同时还需要减少研发芯片的周期。传统的SOC验证方法在很多情况下已不具备这些条件,因此VIP验证技术得以发展,VIP组件是第三方厂商预先验证过的内建验证结构,它提供了非常完整且灵活的应用机制,VIP可以很方便地插入到基于仿真的验证中,可以大幅度提高验证的可重用性和验证效率,同时它是一种验证模型和完整的测试环境,帮助设计和验证工程师确认其设计的功能正确性。通常VIP组件是基于标准协议的,比如AMBA、PCIE、USB等。运用VIP验证技术可以明显提高设计人员和验证人员的工作效率,大幅度减少创建验证组件和验证平台的时间,基于systemverilog语言的VIP使得验证人员轻松为所需要验证的设计创建测试场景和测试激励,同时在很大程度上保证验证的充分性。本文首先介绍了研究了验证语言及方法学的发展过程,uvm方法学特性以及通用验证框架,对方法学常用的各种机制进行了分析说明,随后对PCIE的分层结构进行了简介,包括事务层、数据链路层及物理层,重点介绍了物理层结构,以及PIPE协议,并以此对PHY的功能进行了分析。随后的内容是基于uvm方法学对PCIE3.0物理层测试芯片的验证,首先是对测试芯片外围电路的验证,即用于寄存器配置的SPI接口通用验证组件的开发、CR并行接口验证组件的开发,主要包括常用的验证组件驱动器driver、监视器monitor、预测器predictor、计分板scoreboard以及运用uvm中分层次的sequence,通过对方法学的理解构成一个自动比较、可配置性、覆盖率驱动的验证平台,实现代码覆盖率为100%,功能覆盖率100%。其次是使用VIP对物理层PHY进行验证,在分析研究了VIP提供的功能模型后,确定验证方案,运用VIP中的通用组件和丰富的激励模型,可以快速创建验证环境,并基于这个环境很快的构造测试用例进行仿真。通过运用uvm灵活的机制与VIP的结合,使得测试芯片的验证平台更加高效,验证结果更加可靠。

关键词： uvm 验证 VIP PCIE 物理层

基于精简指令集内核的验证参考模型设计与uvm验证

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基于精简指令集内核的验证参考模型设计与UVM验证

作者：姚小姣湖南大学

学位级别：硕士

随着半导体制造工艺不断突破,芯片Si制程已突破5nm尺寸,芯片设计复杂度骤增,对验证提出了新的挑战。RTL功能验证能在芯片的硅前流程快速发现设计缺陷,以最低的成本修正设计,是保证芯片设计质量的最有效方式。本文研究了一款电源快充管... 详细信息

随着半导体制造工艺不断突破,芯片Si制程已突破5nm尺寸,芯片设计复杂度骤增,对验证提出了新的挑战。RTL功能验证能在芯片的硅前流程快速发现设计缺陷,以最低的成本修正设计,是保证芯片设计质量的最有效方式。本文研究了一款电源快充管理芯片RISC-V内核部分的验证参考模型,对RTL功能验证研究具有重要的研究价值和现实意义。本文首先分析了RISC-V架构原理以及项目规格书,基于此设计了内核参考验证模型。基于微处理器结构原理和目标内核精简指令集,采用面向对象编程方法,设计了派生自uvm基类uvm＿component的验证参考模型,实现了指令集的验证建模和内核存储空间的可参数化配置,使得参考模型能满足对指令集完备验证的需求并具有很好的可重用性。搭建了模块级uvm验证平台以完成内核模块级验证,具体包括core＿ccb＿monitor、core＿scb、core＿coverage等组件,并将验证参考模型集成到uvm平台。通过提取规格书上的功能点,分解出了功能测试点,并采用脚本工具自动生成受约束随机激励,以实现对待测设计(DUT)的验证,并编写直接测试用例覆盖验证边界空间。在验证后期,通过大量回归测试确保已发现设计缺陷关闭,并收集覆盖率。由于验证参考模型的集成和uvm本身的优势,所搭建的验证平台具有很好的可重用性和验证完备性。最后,对仿真波形和代码、功能覆盖率等的分析表明所设计的验证参考模型很好地满足了内核指令序列随机验证的需求,完成了对目标内核的功能验证,功能覆盖率和加exclude文件后的代码覆盖率均达到了100%,验证结果证明了本文工作的正确性和有效性。

关键词： RISC-V 验证建模 uvm 功能验证

面向卷积神经网络加速器的uvm验证平台研究

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面向卷积神经网络加速器的UVM验证平台研究

作者：王敏杰杭州电子科技大学

学位级别：硕士

近年来芯片制造工艺不断演进,相应的芯片制造成本也在不断提高,因而需要在芯片制造前对其进行充分的验证,确保芯片设计的可靠性。而卷积神经网络加速器芯片设计高度复杂且处理数据规模庞大的特性,对芯片验证工作提出了更高的要求,需要... 详细信息

近年来芯片制造工艺不断演进,相应的芯片制造成本也在不断提高,因而需要在芯片制造前对其进行充分的验证,确保芯片设计的可靠性。而卷积神经网络加速器芯片设计高度复杂且处理数据规模庞大的特性,对芯片验证工作提出了更高的要求,需要采用更加先进的验证方法学开展工作。由于uvm验证方法学标准化的结构和可移植性强的特点,本文基于uvm验证方法学开展针对卷积神经网络加速器芯片的验证技术研究,提出一种面向卷积神经网络加速器芯片的uvm验证方案,完成自下而上的层次化验证平台设计,同时提出一种验证自动化方案,实现了芯片测试向量生成和覆盖率收敛的自动化。本文基于该验证平台设置完备的测试向量集,通过自动回归测试完成覆盖率收敛,在不同层次对芯片所有工作场景进行充分验证,同时验证平台可以快速定位错误并辅助调试,大大提高调试效率,确保芯片功能完整可靠。论文主要工作和创新点如下:1.针对加速器芯片复杂的芯片架构,本文设计了一个自下而上多层次的验证架构,实现了更细粒度的芯片验证,层次化的验证平台可以更加精确的定位到芯片内部的错误,提高错误调试效率,加速验证迭代过程,有效缩短验证周期;2.针对加速器芯片内部各计算模块高度相似的数据流和控制流,本文通过抽象其共性,设计了一个动态可配置的模块级别的验证平台,该平台可以通过简单重配置灵活适应多个子模块的验证需求,有效减少搭建验证环境的工作量;3.针对加速器芯片算法复杂,难以使用传统验证语言实现的特点,本文设计了一种高度去耦合的芯片验证架构,通过将参考模型完全独立并以文本为通信接口,实现了参考模型灵活切换且实现方式不再受验证语言约束,极大提升了参考模型开发的灵活性;4.针对加速器芯片验证需要进行诸如运行随机回归测试完成覆盖率收敛和处理算法数据生成芯片测试向量等操作繁琐且需要大量重复的工作,本文设计了一种验证流程自动化的方法,完成了覆盖率收敛和测试向量生成的自动化,保障了验证工作准确性的同时验证效率也得到了极大的提升。本文通过层次化验证平台对芯片和其子模块进行了充分的验证并对设计中的错误进行辅助调试纠错,同时本文在确保验证完备的基础上从验证环境实现、仿真时间、流程自动化三个方向最大程度优化验证周期,提高验证效率。最终芯片仿真通过自动的覆盖率收敛达到所有功能覆盖率达到100%且代码覆盖率达到95%以上的指标,确保了芯片功能的正确性和完备性,最大程度的规避流片失败风险。

关键词： uvm 卷积神经网络可重用自动化多层次

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基于uvm的FPGA代码功能验证技术研究

基于UVM的FPGA代码功能验证技术研究

作者：鞠志敏哈尔滨工业大学

学位级别：硕士

FPGA作为电子设计领域广泛使用的器件,其设计复杂性逐步提高。由于FPGA经常采用的基于Testbench功能验证方式,不能满足日渐复杂设计的稳定性和可靠性的需求。本文将集成电路验证中的通用验证方法学—uvm引入FPGA代码功能验证领域,对基于... 详细信息

FPGA作为电子设计领域广泛使用的器件,其设计复杂性逐步提高。由于FPGA经常采用的基于Testbench功能验证方式,不能满足日渐复杂设计的稳定性和可靠性的需求。本文将集成电路验证中的通用验证方法学—uvm引入FPGA代码功能验证领域,对基于uvm的FPGA代码功能验证平台的设计方法以及关键技术进行研究。本文首先分析了基于uvm的验证平台的架构及主要运行机制,阐述了采用uvm实现FPGA代码功能验证的可行性与技术优势。uvm通过模块的可重用性以及并行开发特性,实现了快速搭建完整的验证平台。其中uvm模块化的设计使uvm验证平台具有高可重用性与开发的并行性;事务级数据传输保证了uvm验证模块间的高抽象级的数据传输;基于覆盖率驱动的验证使得uvm的验证具有完整性和高效性;phase机制保证uvm验证平台自动的有序的运行。uvm进行FPGA代码功能验证需要完成参考模型、测试向量、监视器、驱动器、计分板、环境、接口等模块设计,本文研究了参考模型、测试向量驱动器和监视器等关键模块的设计技术。其中参考模型设计中,包括参考模型数据传输接口的设计,参考模型的结构设计以及利用寄存器模型简化参考模型的设计;测试向量设计中,基于约束的随机保证测试向量的高效性,基于序列机制实现的测试向量有可重用性与层次性;驱动器和监视器的功能与数据传输接口的设计以及使用寄存器模型简化监视器和驱动器的设计。最后本文以CAN控制器逻辑的验证为例,研究搭建验证平台的方法。搭建的验证平台采用Modelsim进行仿真并分析结果,证明了利用uvm来搭建FPGA设计的验证平台是可行的,并且具有高效性,能够大大缩短FPGA设计的周期,快速定位出问题,保证设计的可靠性与稳定性。

关键词： uvm FPGA验证参考模型测试向量

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基于uvm方法的DMA功能验证及分析

基于UVM方法的DMA功能验证及分析

作者：丁一博国防科学技术大学

学位级别：硕士

伴随着IC技术的高速发展以及数字通信等领域对复杂数字系统的需求,芯片的集成规模以及功能复杂度呈现出指数型增长,与此同时验证工作也成为了整个芯片设计过程中的重难点环节。如何保证验证的完备性、提高验证的效率已经成为决定芯片成... 详细信息

伴随着IC技术的高速发展以及数字通信等领域对复杂数字系统的需求,芯片的集成规模以及功能复杂度呈现出指数型增长,与此同时验证工作也成为了整个芯片设计过程中的重难点环节。如何保证验证的完备性、提高验证的效率已经成为决定芯片成败的关键性问题。本文验证的对象来自于我校自主研发设计的一款高性能M-DSP项目,针对DSP芯片中的DMA部件进行模块级功能验证。考虑到本文DMA部件传输方式的复杂性和多样性,提出基于uvm验证方法学的建模思想构建DMA验证环境。本文对uvm验证平台进行建模时,首先根据DMA的传输特性和设计规范规划出验证平台的整体结构图,再按照结构图的功能顺序对各个组件分别进行建模。uvm验证平台构建完成之后,需要根据DMA的功能点对平台进行调试以保证验证环境的正确性。为了确保验证结果的完备性,本文以功能覆盖率和代码覆盖率作为判断依据,综合使用随机激励和定向激励完成整个验证流程。经过平台的不断测试,完成验证计划中所有功能点的验证,最终功能覆盖率达到100%,代码覆盖率达到98%,覆盖率收集满足了功能验证的需求指标。根据uvm验证方法学的特性,构建出高效的DMA验证环境是研究的核心部分,利用此验证环境完成DMA部件的功能验证是整个研究的终极目标。验证环境中输入激励的实现、黄金模型的构造以及比对策略的安排是平台构建时需要仔细研究的重点,同时也是本文创新点的体现。uvm方法学的应用相对于传统验证节约了一半的验证时间,在提升了整个功能验证进度的同时完成了预期目标。此外,平台中各功能组件具有很好的可重用性,对其他部件验证环境开发也具有指导意义。

关键词： DMA 功能验证 uvm 验证环境覆盖率

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X-DSP中运算部件的uvm验证

X-DSP中运算部件的UVM验证

作者：潘奇西安电子科技大学

学位级别：硕士

随着集成电路工艺水平的不断发展,处理器芯片的系统集成度和复杂度也越来越高。在整个芯片项目周期中,验证环节所用的时间逐渐占到项目周期的80%,传统的验证技术存在很多局限性,成为制约芯片设计行业发展的瓶颈。验证是一个极其复杂的... 详细信息

随着集成电路工艺水平的不断发展,处理器芯片的系统集成度和复杂度也越来越高。在整个芯片项目周期中,验证环节所用的时间逐渐占到项目周期的80%,传统的验证技术存在很多局限性,成为制约芯片设计行业发展的瓶颈。验证是一个极其复杂的系统性工程,它需要在特定的质量、应用场景、进度压力下,找出硬件系统中存在的各种缺陷。因此,选择一种灵活的、高效的、多场景的、可重用的验证平台架构,对于提高芯片验证的质量和效率变得至关重要。X-DSP是一款由国防科技大学自主研发,拥有完整知识产权的高性能微处理器。针对X-DSP项目中向量运算单元内半精度浮点部件(HFMCC)和浮点MAC部件(VFMAC)进行功能验证,其功能的正确性决定着处理器在实际应用场景中的运算及处理能力。两个部件内涉及到半精度、单精度和双精度浮点数的相关运算,并且严格遵守IEEE754标准。对应的每一条指令都有其特定的功能和运算逻辑,为了保证所有指令都能够准确的实现其功能,本文采用uvm(Universal Verification Methodology)验证方法学对X-DSP芯片运算部件进行验证。System Verilog类库作为uvm验证平台开发架构的主体及核心,利用其组件的重用特性开发一个标准化的功能验证环境。uvm验证方法学有效结合了测试激励随机生成、自测试平台比对和随机化约束等方法,它采用最优框架以实现覆盖率驱动(Coverage Driven Verification,CDV)的验证。在覆盖率驱动验证的过程中,通过不断的调试验证平台参数和随机种子(seed)、创建和完善测试用例来提高验证效率和质量。通过采用这种高级验证技术可以应对非常复杂的电路设计,从而迅速定位设计中存在的漏洞。首先,本文是在基于验证语言System Verilog的基础上,研究了uvm验证方法学,并且利用该方法构建X-DSP运算部件的uvm验证平台。然后,根据设计规范提取出功能验证点、建立覆盖率模型、制定验证策略,并针对每类运算指令,采用System Verilog语言编写相应的参考模型,利用uvm验证平台生成大量的、可定制化的、复杂的随机激励和自测试比对等功能,对每条指令进行随机验证。最后,根据X-DSP运算部件的结构,将所有的运算指令参考模型进行重组,得到X-DSP运算部件的uvm黄金模型,通过uvm生成随机测试的指令序列,完成X-DSP运算部件进行指令组合的随机测试。根据验证计划的实施,代码覆盖率达到95%以上,功能覆盖率达到了100%,并对未覆盖的代码进行了分析,最终圆满完成了X-DSP运算部件的验证。

关键词： SystemVerilog uvm X-DSP 覆盖率驱动验证参考模型

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基于uvm对称算法的CE模块验证

基于UVM对称算法的CE模块验证

作者：张哲西安电子科技大学

学位级别：硕士

在SOC设计复杂程度越来越高的今天,保护SOC芯片信息的安全也是尤其重要的。具有加解密功能的对称算法(AES、DES、TDES)模块,已经被频繁的集成在SOC芯片系统中。随着芯片设计的规模和复杂度的提高,验证工作的投入也在不断的增加。验证在... 详细信息

在SOC设计复杂程度越来越高的今天,保护SOC芯片信息的安全也是尤其重要的。具有加解密功能的对称算法(AES、DES、TDES)模块,已经被频繁的集成在SOC芯片系统中。随着芯片设计的规模和复杂度的提高,验证工作的投入也在不断的增加。验证在芯片的生产中占据了非常重要的环节。好的验证方法和验证环境能够提高验证的效率以及增加验证的可重用性。随着验证行业不断地发展,具有很多优势的uvm方法学成为如今的主要验证方法。uvm方法学不仅可以提高验证的效率,而且对于后面的验证人员来说具有很高的可重用性。本文针对对称算法模块,基于uvm方法学,采用System Verilog语言,搭建具有较高的可靠性的验证平台,然后编写测试用例,模拟实际的场景,通过动态仿真对对称算法模块的功能进行完备的验证。深入的研究学习对称算法模块的设计原理,以及各个模块之间的联系和相互作用,根据设计的需求提出要进行验证的功能。然后,根据各模块之间的交互和需要验证的功能点,设计验证平台的总体框架,并在整个框架的环境中,进行各个组件的构建和连接。在本次的验证平台设计中,分为以下几个方面来保障平台的可靠性,首先,通过对功能点的分析,构造相对应的测试激励,然后通过driver这个组件将激励发送到DUT上。其次,通过对算法的操作模式(CBC,EBC,CTR,OFB,CFB,GCM,CBCAC)原理的研究分析,利用C语言构造C模型,作为期望模型与DUT的输出作比较,以保证加解密数据的正确性。在DUT的输出接口上通过分析DUT接口的时序关系,以任务完成信号作为判断,构造检测器(monitor)组件,检测DUT的行为和抓取输出数据。在顶层环境中利用TLM的通信原理,通过port的连接将数据发送到记分板(scoreboard)上,在记分板中利用uvm方法学中的comper函数实现自动化的比较。最后,以对称算法模块的功能点作为coverpoit,构造覆盖率模型,并且通过大量的回归测试,进行覆盖率的收集。将没有覆盖到的地方进行分析,修改测试用例进行定向激励的仿真,以至于功能覆盖率达到100%。在进行收集功能覆盖率的同时,利用仿真工具收集代码覆盖率,分析没有覆盖到的代码,如果确实覆盖不到的代码做出解释,能够覆盖到的代码修改测试用例继续进行覆盖。在论文的最后展示仿真结果以及覆盖率,在覆盖率结果中显示了功能覆盖率达到了 100%,代码覆盖率达到了 96.62%。达到了预期的目标。同时,也印证了本次所设计的验证平台可靠的完成了对称算法模块的功能验证。

关键词： uvm 对称算法模块覆盖率功能验证验证平台

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基于uvm的NOR Flash控制器验证

基于UVM的NOR Flash控制器验证

作者：颜佳诚西安电子科技大学

学位级别：硕士

随着科技的进步与集成电路行业的飞速发展,市场对于电子设备的功能需求在不断提高,现代芯片的复杂度以及精密度同样在不断的提高,一款芯片的开发往往需要多个团队来合作进行,这样的开发模式对于每个团队工作的精准度就有了较高的要求,... 详细信息

随着科技的进步与集成电路行业的飞速发展,市场对于电子设备的功能需求在不断提高,现代芯片的复杂度以及精密度同样在不断的提高,一款芯片的开发往往需要多个团队来合作进行,这样的开发模式对于每个团队工作的精准度就有了较高的要求,稍有不慎可能就会存在设计的缺陷和漏洞,因此对待测设计的验证工作在当代芯片开发流程中的地位举足轻重。传统的单纯使用Verilog等语言实现的简单的验证环境满足不了高复杂度的芯片的验证需求,另外在构建应用于测试用例中的激励时,只使用传统的定向激励难以满足验证要求,无法保证遍历所有可能出现的场景,因此验证平台有较高的复用性并且可以产生随机激励的uvm验证方法学应运而生。本论文通过参与到具体的NOR Flash控制器开发项目,基于uvm验证方法学对NOR Flash控制器的待测设计进行了完备的验证。本论文首先研究了uvm验证方法学,明确了应用uvm进行验证工作时最常使用的验证语言为System Verilog,分析了基于uvm验证方法学实现的验证平台各个模块的功能特点,并说明了验证过程中最常使用到的uvm机制。其次,通过研究需求说明书并查阅国内外相关文献,本论文分析了NOR Flash控制器的特点,明确了NOR Flash控制器各个工作模式的配置方案,并基于以上研究提出了NOR Flash控制器的验证功能点,制定了相应的验证方案。然后本论文将对uvm验证方法学以及NOR Flash控制器的研究相结合,根据基于uvm方法学实现的验证平台具有的独特的树状结构的特点,将NOR Flash控制器的功能特点在验证平台的各个模块中实现,并通过uvm的特色通信机制TLM机制将各个模块组建成为一个完整的NOR Flash控制器的验证平台。最后本论文基于研究提出的NOR Flash控制器的验证功能点构建了相应的测试用例,采用定向与随机相结合的方法,通过在LINUX系统下使用Verdi工具对NOR Flash控制器的测试用例进行仿真,以确认待测设计是否符合需求说明书的要求。本论文在得到NOR Flash控制器各个测试用例的仿真结果后,通过对各个仿真结果进行分析,确定了待测设计正确的实现了需求说明书的要求。为了确保NOR Flash控制器验证工作的完备性,本论文需要收集NOR Flash控制器的代码覆盖率和功能覆盖率,要求收集到的代码覆盖率以及功能覆盖率至少需达到95%。本论文通过多次回归测试并改进验证平台,完善测试用例,最后收集到的NOR Flash控制器的代码覆盖率与功能覆盖率均达到了100%,满足了对NOR Flash控制器的验证工作完备性的要求,确保了本论文对NOR Flash控制器进行了高效又完备的验证。

关键词： NOR Flash控制器 uvm 验证测试用例覆盖率

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基于uvm的DPTX验证方法研究

基于UVM的DPTX验证方法研究

作者：宋泓毅西安电子科技大学

学位级别：硕士

随着SoC设计规模的不断扩大,高效的验证逐渐成为芯片设计流程中的重要一环。uvm,即通用验证方法学,是在System Verilog语言基础上集成的类库。利用uvm构建验证平台,能大大缩短验证项目开发周期。Display Port（简称DP）是由视频电子标... 详细信息

随着SoC设计规模的不断扩大,高效的验证逐渐成为芯片设计流程中的重要一环。uvm,即通用验证方法学,是在System Verilog语言基础上集成的类库。利用uvm构建验证平台,能大大缩短验证项目开发周期。Display Port（简称DP）是由视频电子标准协会（VESA）推出的一种数字视频接口标准。作为一种差分总线接口,其传输速率非常快。Display Port分为发送端Tx（DPTX）和接收端Rx（DPRX）。基于以上目的,并且依托于实际工程项目,本课题通过uvm验证方法学,完成对DPTX模块的功能验证。完成工作总结如下。首先,分析Display Port协议以及相关背景。通过对Display Port协议的分析,有助于理解Display Port协议的数据传输形式,使得后续工作能够有序开展。分析uvm验证方法学,总结验证方法学的特点。然后,了解由设计人员完成的RTL设计模块,并结合Display Port协议,总结出验证环境中的应覆盖场景,分析验证需求并设计验证计划。考虑实现验证环境的难度较高周期较长,本文采用Cadence公司的Display Port VIP搭建验证环境,其实质上也是在uvm以及System Verilog基础上开发的一种集成验证环境。使用VIP可以大大简化开发流程。并且选择DPTX（被验证设计模块）连接DPRX（VIP组件）的结构,实现完整的链路传输结构,并由此创建验证平台。再次,对于Display Port接口来说,要能完成音频视频等数据形式的正确传输,但其本身并不发送这些数据。因此,对于验证人员来说要创建这类数据的激励时序,并连接到DPTX的接口上。并基于DP VIP完成uvm验证平台各个组件的编写,创建实例化的类。通过对virtual sequence的线程控制,来控制验证平台中各种场景的执行顺序以及执行条件。在数据传输阶段开始之前,要通过链路训练来保证传输链路能够建立起来,并对DPTX以及DPRX做初始化配置。在数据传输阶段,要保证输入到DPTX的与DPRX输出的视频音频等数据一致。最后,依照验证功能点,编写测试用例,进行激励仿真,并保证所有仿真测试都能通过,这一过程能确保功能验证的完备性。在结束阶段进行递归测试,防止出现bug逃逸。结合波形以及log进行错误追踪。总结经验和不足,分析验证的质量。本文所设计完成的基于uvm的DPTX验证平台,能够完成对DPTX模块的功能验证。并在实际芯片项目中成功流片,有一定的实用价值。

关键词： DisplayPort 验证 uvm VIP