基于UVM对称算法的CE模块验证

作     者：张哲 

作者单位：西安电子科技大学 

学位级别：硕士

导师姓名：杨银堂;李健

授予年度：2020年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 0839[工学-网络空间安全] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

主      题：UVM 对称算法模块 覆盖率 功能验证 验证平台 

摘      要：在SOC设计复杂程度越来越高的今天,保护SOC芯片信息的安全也是尤其重要的。具有加解密功能的对称算法(AES、DES、TDES)模块,已经被频繁的集成在SOC芯片系统中。随着芯片设计的规模和复杂度的提高,验证工作的投入也在不断的增加。验证在芯片的生产中占据了非常重要的环节。好的验证方法和验证环境能够提高验证的效率以及增加验证的可重用性。随着验证行业不断地发展,具有很多优势的UVM方法学成为如今的主要验证方法。UVM方法学不仅可以提高验证的效率,而且对于后面的验证人员来说具有很高的可重用性。本文针对对称算法模块,基于UVM方法学,采用System Verilog语言,搭建具有较高的可靠性的验证平台,然后编写测试用例,模拟实际的场景,通过动态仿真对对称算法模块的功能进行完备的验证。深入的研究学习对称算法模块的设计原理,以及各个模块之间的联系和相互作用,根据设计的需求提出要进行验证的功能。然后,根据各模块之间的交互和需要验证的功能点,设计验证平台的总体框架,并在整个框架的环境中,进行各个组件的构建和连接。在本次的验证平台设计中,分为以下几个方面来保障平台的可靠性,首先,通过对功能点的分析,构造相对应的测试激励,然后通过driver这个组件将激励发送到DUT上。其次,通过对算法的操作模式(CBC,EBC,CTR,OFB,CFB,GCM,CBCAC)原理的研究分析,利用C语言构造C模型,作为期望模型与DUT的输出作比较,以保证加解密数据的正确性。在DUT的输出接口上通过分析DUT接口的时序关系,以任务完成信号作为判断,构造检测器(monitor)组件,检测DUT的行为和抓取输出数据。在顶层环境中利用TLM的通信原理,通过port的连接将数据发送到记分板(scoreboard)上,在记分板中利用UVM方法学中的comper函数实现自动化的比较。最后,以对称算法模块的功能点作为coverpoit,构造覆盖率模型,并且通过大量的回归测试,进行覆盖率的收集。将没有覆盖到的地方进行分析,修改测试用例进行定向激励的仿真,以至于功能覆盖率达到100%。在进行收集功能覆盖率的同时,利用仿真工具收集代码覆盖率,分析没有覆盖到的代码,如果确实覆盖不到的代码做出解释,能够覆盖到的代码修改测试用例继续进行覆盖。在论文的最后展示仿真结果以及覆盖率,在覆盖率结果中显示了功能覆盖率达到了 100%,代码覆盖率达到了 96.62%。达到了预期的目标。同时,也印证了本次所设计的验证平台可靠的完成了对称算法模块的功能验证。