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An Asynchronous 32×8-Bit Multiplier Based on ldcvspg Logic

Wuhan University Journal of Natural Sciences 2007年第2期12卷 294-298页

作者： ZHONG Xiongguang RONG Mengtian School of Electronic Information and Electrical Engineering Shanghai Jiao Tong University Shanghai 200030 China

An asynchronous high-speed pipelined 32×8-bit array multiplier based on latched differential cascode voltage switch with pass-gate （ldcvspg） logic is presented. The multiplier is based on 4-phase dual-rail protocol. HSPICE analysis using device parameters of Central Semiconductor Manufacturing Corporation （CSMC＇s） 0.6μm CMOS technology is also given, and the result shows that the average data throughput of the multiplier is 375 MHz.

关键词： asynchronous circuit ldcvspg array multiplier 4-phase dual-rail protocol

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