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error correction circuit for Single-Event Hardening of Delay Locked Loops

circuits and Systems 2016年第9期7卷 2437-2442页

作者： S. Balaji S. Ramasamy Department of ECE Loyola-ICAM College of Engineering and Technology Tamilnadu India Department of ECE RMK Engineering College Tamilnadu India

In scaled CMOS processes, the single-event effects generate missing output pulses in Delay-Locked Loop (DLL). Due to its effective sequence detection of the missing pulses in the proposed error correction circuit (ECC) and its portability to be applied to any DLL type, the ECC mitigates the impact of single-event effects and completes its operation with less design complexity without any concern about losing the information. The ECC has been implemented in 180 nm CMOS process and measured the accuracy of mitigation on simulations at LETs up to 100 MeV-cm2/mg. The robustness and portability of the mitigation technique are validated through the results obtained by implementing proposed ECC in XilinxArtix 7 FPGA.

关键词： Delay-Locked Loop Single Event Transients error correction circuit

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