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ddr2内存控制器的模块设计和验证平台技术研究

DDR2内存控制器的模块设计和验证平台技术研究

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作者：张永志合肥工业大学

学位级别：硕士

存储器作为集成电路产品中不可或缺的组成部分,也在一定程度上成为集成电路技术发展水平的表征。ddr2内存是目前应用最为广泛的存储器产品之一。ddr2接口控制器是实现ddr2内存访问的控制接口,在通用计算机和高端嵌入式系统领域具有广泛... 详细信息

存储器作为集成电路产品中不可或缺的组成部分,也在一定程度上成为集成电路技术发展水平的表征。ddr2内存是目前应用最为广泛的存储器产品之一。ddr2接口控制器是实现ddr2内存访问的控制接口,在通用计算机和高端嵌入式系统领域具有广泛的应用。本文设计了一款完全兼容国际标准、功能全面的ddr2内存控制器IP,其不但具有良好的应用前景,同时由于其设计难度较高,完成这一工作对提升自主的内存控制器设计技术有一定的经验积累作用。论文的主要工作集中在ddr2内存控制器IP的部分关键功能模块设计、总体验证平台的搭建、验证功能组件的设计以及全设计功能验证的实施等几个部分。研究重点和特色包括以下几个方面: ddr2内存控制器结构的划分:由传输层和物理层组成,对两个层次的任务和实现方法分别进行了阐述。2>采用基于页寻址的指令重新排序方案来优化系统总线,在很大程度上提高了SDRAM总线利用率。采用ECC纠错方案对数据存取进行检查与纠错,提高了ddr2内存控制器数据存取的正确性、可靠性。使用Verilog HDL语言完成控制器IP软核中仲裁模块、指令重排模块和ECC模块的RTL级设计。搭建ddr2内存控制器仿真与验证平台,在研究验证平台结构的基础上,完成平台中各总线功能模型任务单元的设计;并完成了基于总线功能模型的ddr2内存控制器的仿真验证。

关键词： ddr2内存控制器指令重排检查与纠错验证平台

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高带宽低延时的ddr2内存控制器的研究与实现

高带宽低延时的DDR2内存控制器的研究与实现

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作者：邓丽国防科学技术大学

学位级别：硕士

内存访问的速度已成为影响计算机系统整体性能的重要因素,内存控制器决定了计算机系统的主存访问性能。本文研究了满足X-2处理器高带宽低延时要求的ddr2内存控制器。ddr2 SDRAM的数据双沿传输机制对X-2处理器性能的发挥和提高至关重要,... 详细信息

内存访问的速度已成为影响计算机系统整体性能的重要因素,内存控制器决定了计算机系统的主存访问性能。本文研究了满足X-2处理器高带宽低延时要求的ddr2内存控制器。ddr2 SDRAM的数据双沿传输机制对X-2处理器性能的发挥和提高至关重要,通过设计内存控制器为处理器提供高带宽低延时的存储访问是本文的研究内容。本文选取X-2处理器的存储结构作为研究对象,深入分析了当前国际上存储控制器的技术发展趋势和ddr2内存控制器的详细技术规范,设计并实现了ddr2内存控制器。内存控制器接收X-2处理器的初始化指令,配置ddr2 SDRAM的访问控制参数,发给内存初始化命令序列;然后接收处理器的读写指令,根据要访问的存储体状态,顺序产生ddr2内存能够识别的命令序列;最后把这些命令直接传送给ddr2内存,同时根据相应命令的时序要求等待一定时间后发出其他命令,如果是读写命令还要进行数据的传输和数据选通信号的时序控制。 X-2处理器ddr2内存控制器的设计主要包括功能组织、逻辑设计及模拟验证。本文详细论述了ddr2内存控制器各功能单元的具体设计。在参考国际主流ddr2内存控制器实现方式的基础上,按传输层和物理层方式独立设计实现了适合于X-2处理器访问方式的ddr2内存控制器:传输层负责将处理器的指令变为ddr2内存可以识别的一系列命令,物理层完成命令的发送和时序的控制。 X-2处理器的ddr2内存控制器的设计采用Verilog语言描述,并在ModelSim SE 5.7d和ncerilog上对完成的设计进行了模块级和系统级的测试,保证了设计的正确性,初步设计完成以后,针对现有内存控制器体系结构的特点和不足,提出了一些改进方案。X-2处理器投片生产后,对样片的初步测试表明,所设计实现的ddr2内存控制器功能正确,性能指标达到预先设定的目标。

关键词： ddr2 SDRAM ddr2内存控制器传输层物理层数据获取模拟测试

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ddr2 SDRAM在高端数字存储示波器中的应用

DDR2 SDRAM在高端数字存储示波器中的应用

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作者：任颖电子科技大学

学位级别：硕士

随着数据采集存储系统中采样率的不断提高,对数据的存储提出了越来越高的要求。高速采样和大容量持续存储已经成为现代测试领域的发展方向,并且已经被广泛应用于数字存储示波器、逻辑分析仪等测试仪器中。本文研究的高速大容量数据存储... 详细信息

随着数据采集存储系统中采样率的不断提高,对数据的存储提出了越来越高的要求。高速采样和大容量持续存储已经成为现代测试领域的发展方向,并且已经被广泛应用于数字存储示波器、逻辑分析仪等测试仪器中。本文研究的高速大容量数据存储系统着重面向高端数字存储示波器的应用需求,也是整个系统设计的难点和重点。随着集成工艺的提高以及ADC架构的改进,A/D模数转换芯片的最高采样率已经达到了GSPS级水平,加上并行交替采样和数据拼合技术的发展,基本满足了大多数数据采集系统的要求,这就要求有高速的数据存储器与之匹配。同时在高速采样率下,必然会产生巨大的数据流,所以,通常需要大容量的存储器作为海量采样数据的缓存。论文在分析了高端数字存储示波器系统性能要求的基础上,根据前端数据采集对数据吞吐量的要求,制定了高速大容量存储系统的设计方案,采用第二代双数据率存储器ddr2 SDRAM内存完成对高速海量数据的缓存。同时结合触发控制,扩展了对有效数据存储的深度。存储控制器的设计实现了3GByte/s的存储速率以及128Mpts的持续数据存储深度。论文在高速大容量数据存储控制器的设计部分详细分析了ddr2内存的主控制逻辑,时钟管理、寻址方式和长存储模式下触发功能的设计。同时根据动态存储器的刷新特性,设计了异步FIFO,实现了A/D采样、ddr2内存芯片和DSP三者之间的数据传递。并且提出了波形的快速定位和缩放技术来解决数字存储示波器深存储下的快速响应问题。

关键词：高速数据采集大容量数据存储 ddr2内存控制器数字存储示波器

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