DDR2内存控制器的模块设计和验证平台技术研究

作     者：张永志 

作者单位：合肥工业大学 

学位级别：硕士

导师姓名：张多利

授予年度：2009年

学科分类：08[工学] 081101[工学-控制理论与控制工程] 0811[工学-控制科学与工程] 

主      题：DDR2内存控制器 指令重排 检查与纠错 验证平台 

摘      要：存储器作为集成电路产品中不可或缺的组成部分,也在一定程度上成为集成电路技术发展水平的表征。DDR2内存是目前应用最为广泛的存储器产品之一。DDR2接口控制器是实现DDR2内存访问的控制接口,在通用计算机和高端嵌入式系统领域具有广泛的应用。本文设计了一款完全兼容国际标准、功能全面的DDR2内存控制器IP,其不但具有良好的应用前景,同时由于其设计难度较高,完成这一工作对提升自主的内存控制器设计技术有一定的经验积累作用。 论文的主要工作集中在DDR2内存控制器IP的部分关键功能模块设计、总体验证平台的搭建、验证功能组件的设计以及全设计功能验证的实施等几个部分。研究重点和特色包括以下几个方面: DDR2内存控制器结构的划分:由传输层和物理层组成,对两个层次的任务和实现方法分别进行了阐述。 采用基于页寻址的指令重新排序方案来优化系统总线,在很大程度上提高了SDRAM总线利用率。 采用ECC纠错方案对数据存取进行检查与纠错,提高了DDR2内存控制器数据存取的正确性、可靠性。 使用Verilog HDL语言完成控制器IP软核中仲裁模块、指令重排模块和ECC模块的RTL级设计。 搭建DDR2内存控制器仿真与验证平台,在研究验证平台结构的基础上,完成平台中各总线功能模型任务单元的设计;并完成了基于总线功能模型的DDR2内存控制器的仿真验证。