检索结果-南通市图书馆

8b/10b编码器新型算法结构的设计与实现

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微电子学与计算机 2016年第10期33卷 151-154,158页

作者：王方周璐张正璠江南大学物联网工程学院江苏无锡214122 中国电子科技集团公司第五十八研究所江苏无锡214122

针对目前数据传输对高速率的要求,在保留传统8b/10b编码优点的基础上,设计并实现了一种8b/10b新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler... 详细信息

针对目前数据传输对高速率的要求,在保留传统8b/10b编码优点的基础上,设计并实现了一种8b/10b新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler工具在SMIC65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为321μm2,具有运行速度快,占用逻辑资源小的特点.

关键词： 8b/10b 并行编码游程值高速通信

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一种新的8b/10b编解码方案设计与实现

光通信技术 2009年第7期33卷 27-30页

作者：孙科达石旭刚史故臣浙江工业大学信息工程学院杭州310014

对现有不同的8b/10b编解码方案进行了介绍和分析,同时研究8b/10b的编码特点和内在相关性,在此基础上提出一种可移植性8b/10b编解码方法,用VHDL语言进行设计,给出了仿真和综合结果。将其嵌入到FPGA中可构成一个资源占用少、速度快、可靠... 详细信息

对现有不同的8b/10b编解码方案进行了介绍和分析,同时研究8b/10b的编码特点和内在相关性,在此基础上提出一种可移植性8b/10b编解码方法,用VHDL语言进行设计,给出了仿真和综合结果。将其嵌入到FPGA中可构成一个资源占用少、速度快、可靠性高、可移植的IP核,实现了具体的硬件电路,验证了设计方法的有效性和可行性。

关键词： 8b/10b FPGA 查找表 VHDL

8b/10b编解码器及Rapid IO 2.0差分接收机的设计

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8b/10b编解码器及Rapid IO 2.0差分接收机的设计

作者：苏鹏洲中国科学技术大学

学位级别：硕士

随着嵌入式技术的飞速发展,信号传输的速率也越来越高,然而总线的传输能力却提高的很少,高速互联成为了制约高速嵌入式技术进一步发展的主要瓶颈。在这种背景下,用于高速信号传输的串行Rapid IO技术应运而生。串行Rapid IO作为一种高速... 详细信息

随着嵌入式技术的飞速发展,信号传输的速率也越来越高,然而总线的传输能力却提高的很少,高速互联成为了制约高速嵌入式技术进一步发展的主要瓶颈。在这种背景下,用于高速信号传输的串行Rapid IO技术应运而生。串行Rapid IO作为一种高速串行通信接口,是基于高速嵌入式系统互联的需求而研发的,广泛用来构建高性能嵌入式系统、高速DSP系统、移动通信基站等。本论文正是从高速嵌入式系统发展所遭遇的信号传输瓶颈的背景出发,结合串行Rapid IO技术在信号传输方面展现出来的独特优势,深入地分析研究了串行Rapid IO技术,所做的工作如下： 1、首先简单地研究了串行Rapid10v2.0协议架构,串行Rapid10v2.0协议采用三层分级的体系架构,之后分别给出了每个协议层功能的详细说明。 2、其次对协议中8b/10b编解码规范进行了深入的分析,分析包括8b/10b编码的作用、编码的命名与分类、编码的详细过程、编码过程中的极性计算以及编码的错误指示。并根据分析结果给出了8b/10b编解码器的详细的verilog代码设计,代码设计完成后,借助Modelsim仿真工具进行功能仿真,完成功能仿真后又在Synopsys DC中采用TSMC130nm工艺对verilog代码进行了综合,综合后生成的报告显示编码器的功耗为785.9uW,面积为0.16mm2,解码器的功耗为727.6uW,面积为0.21mm2。 3、最后对协议中关于差分接收机的规范进行了细致的研究,提取出了差分接收机的设计指标,采用自上而下的设计方法先设计系统总体方案,并利用Matlab软件中的Simulink工具箱验证系统总体方案的可行性,验证通过之后,在Cadence中采用SMIC40nm CMOS工艺进行差分接收机的前端设计,本次设计的创新之处在于对传统的CTLE均衡电路进行改进,采用并联反馈低通网络,大幅提高均衡电路的均衡能力。设计完成后,给出了差分接收机的版图设计,版图核心面积为50.5um*76.8uIn。之后进行了版图后仿真,后仿结果显示差分接收机的平均功耗为2.1mW,工作带宽为0-4GHz,在2.5GHz和3.125GHz频率点处的高频补偿能力分别为11.75db和13.83db,输出信号抖动为5.8ps,均达到或超出设计指标。

关键词：串行Rapid IO 高速接口 8b/10b 差分接收机连续时间线性均衡

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一种新的8b／10b编解码硬件设计方法

高技术通讯 2005年第3期15卷 48-52页

作者：贺传峰戴居丰毛陆虹天津大学电子信息工程学院光纤通信研究所天津300072

在深入研究了8b/10b编码规则及其内在相关性的基础上,提出了一种新的8b/10b编、解码方法,该方法综合了查表法和逻辑运算法的优点,具有运算量小、编解码同步好、速度快、可靠性高等优点.用Verilog HDL语言实现编解码算法的描述,并通过高... 详细信息

在深入研究了8b/10b编码规则及其内在相关性的基础上,提出了一种新的8b/10b编、解码方法,该方法综合了查表法和逻辑运算法的优点,具有运算量小、编解码同步好、速度快、可靠性高等优点.用Verilog HDL语言实现编解码算法的描述,并通过高性能的FPGA器件进行仿真和综合,实现了具体的硬件电路,并验证了设计方法的有效性和可行性.

关键词：编解码 HDL语言硬件设计同步 FPGA器件查表法算法 8b/10b 逻辑运算硬件电路

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一种低延时的多通道8b/10b编码器设计

光通信技术 2020年第2期44卷 33-36页

作者：王俊杰万书芹叶明远陶建中江南大学物联网工程学院江苏无锡214122 中国电子科技集团公司第五十八研究所江苏无锡214035

针对当前10 Gb/s以上高速SerDes接口中的8b/10b编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电... 详细信息

针对当前10 Gb/s以上高速SerDes接口中的8b/10b编码需求,在传统的多通道编码器上对其结构进行改进,加入了极性快速产生模块,降低了编码器内部通道的等待时间,提升了并行编码的效率,在提高了数据传输速率的同时,降低了编码输出延时。电路的仿真结果表明:编码器在四通道与八通道模式下,数据传输速率分别达到了20.6 Gb/s与38.4 Gb/s,编码输出延时均为1个时钟周期,填补了国内低延时高速8b/10b编码器的空白。

关键词：多通道并行 8b/10b 低延时串行/解串器

基于FPGA技术的8b/10b信道编码设计

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实验技术与管理 2021年第3期38卷 40-44页

作者：郑红党孙彦景李松刘辉中国矿业大学信息与控制工程学院江苏徐州221116

该文在分析8b/10b编码原理的基础上,设计了改进型8b/10b编码方案。该编码在完成高速数据信道编码功能的同时,可另外提供一路实时低速信道。基于FPGA技术采用查表法实现了改进型编解码电路,通过仿真验证了该编码方案的有效性,并在Spartan... 详细信息

该文在分析8b/10b编码原理的基础上,设计了改进型8b/10b编码方案。该编码在完成高速数据信道编码功能的同时,可另外提供一路实时低速信道。基于FPGA技术采用查表法实现了改进型编解码电路,通过仿真验证了该编码方案的有效性,并在Spartan6系列FPGA中进行了综合测试。结果表明,此编解码方法占用的FPGA逻辑资源少,编解码速度可达到上百Mb/s。

关键词： 8b/10b 信道编码 FPGA 查表法

PCI-Express中8b/10b编码解码器的设计与实现

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微电子学与计算机 2006年第3期23卷 37-39页

作者：许军许西荣航天时代电子公司第771研究所陕西西安710065

文章在研究了8b/10b编码原理的基础上,采用FPGA设计并实现了PCI-Express总线控制器中的8b/10b编码解码器。8b/10b编码是一种面向字节的二进制传输代码。这种代码特别适合于高速串行总线的数据传输。这种编码编码的基本特性是保证DC平衡... 详细信息

文章在研究了8b/10b编码原理的基础上,采用FPGA设计并实现了PCI-Express总线控制器中的8b/10b编码解码器。8b/10b编码是一种面向字节的二进制传输代码。这种代码特别适合于高速串行总线的数据传输。这种编码编码的基本特性是保证DC平衡,采用8b/10b编码方式,可使得发送的“0”、“1”数量保持基本一致,连续的“1”或“0”不超过5位,从而保证信号DC平衡。8b/10b编码器可以通过一个5b/6b编码器和一个3b/4b编码器来实现。

关键词： 8b/10b 编码解码

LVDS中8b/10b编码解码器的设计与实现

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微电子学与计算机 2014年第5期31卷 41-43,48页

作者：杨佩张丽娜张洵颖龚龙庆孟中峰西安微电子技术研究所陕西西安710054

在研究了8b/10b编码原理的基础上,针对在LVDS中的应用,提出了一种简单、实用的8b/10b编码解码器的实现方法,并采用VHDL语言进行了设计实现,且完成功能仿真和FPGA验证,编码解码的设计方案数据传输稳定,符合在LVDS中应用的设计要求.

关键词： 8b/10b 编码解码

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一种新的8b/10b编码器设计

微电子学与计算机 2015年第9期32卷 181-184页

作者：舒志兴黄鲁杜学亮中国科学技术大学电子科学与技术系安徽合肥230027 中国科学院自动化研究所北京100190 中国科学技术大学先进技术研究院安徽合肥230027

在深入研究8b/10b编码原理的基础上,分析编码的内在关联性和逻辑性,给出了一种新的8b/10b并行逻辑编码方法,并在Quartus II上进行EDA综合和仿真,结果表明相对于现有8b/10b编码方法,该编码器逻辑运算量小,速度快.

关键词： 8b/10b 编码逻辑优化游程值