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A 6.25 Gbps CMOS 10 b/8 b decoder with pipelined architecture

Journal of Semiconductors 2011年第4期32卷 145-148页

作者：张小伟胡庆生 Institute of RF- & OE-ICs Southeast University

A fully pipelined 10 b/8 b decoder is presented with shorter critical path than before,and so its speed is improved *** on the proposed architecture,a 10 b/8 b decoder is implemented based on standard cells in 0.18μm CMOS technology with a core area of 375×375μ*** results show that the decoder works well and its speed can be up to 6.25 *** a 1.8 V power supply,the total power consumption is 21.6 mW during 6.25 Gbps operation and the peak-to-peak jitter in the eye diagram is 177.8 ps.

关键词： SerDes 10 b/8 b decoder pipelined high-speed

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