检索结果-南通市图书馆

作者：彭丽莹南京理工大学

学位级别：硕士

在通信系统中采用纠错码技术能够有效提高系统的可靠性,第三代前向纠错码的代表有:ldpc码(Low-density Parity-check,低密度奇偶校验)和TPC码(Turbo Product Codes,Turbo乘积码)。相比二元ldpc码,在高阶域上构建的非二进制ldpc码能够带... 详细信息

在通信系统中采用纠错码技术能够有效提高系统的可靠性,第三代前向纠错码的代表有:ldpc码(Low-density Parity-check,低密度奇偶校验)和TPC码(Turbo Product Codes,Turbo乘积码)。相比二元ldpc码,在高阶域上构建的非二进制ldpc码能够带来更大的编码增益,但算法复杂度高、硬件实现困难;TPC码编译码速度快、实现结构相对简单,但在性能上略有欠缺。本文就将围绕这两种纠错码的译码算法及实现展开研究,论文主要工作如下:(1)为了进一步提升三维TPC码的译码性能,在改进串行迭代译码结构的基础上,提出了一种新的迭代结构。在迭代过程中将译码器其中两维的外信息结合来修正另一维的输入软信息,并通过仿真验证了该方法的有效性。此外,本文还对影响译码性能的因素:迭代次数、不可靠位个数、候选码字个数、量化位数进行了仿真分析。(2)对非二进制ldpc码的编译码算法进行了深入研究分析。考虑到硬件实现的难度,采用有限域的方法构造了基于GF(16)的准循环ldpc码。编码采用系统编码方法,译码采用复杂度较低的扩展最小和算法,结合高阶调制,仿真验证了该系统的译码性能。同时对迭代次数、信息截短个数、量化位数这些影响译码性能的因素进行了仿真分析,为硬件实现方案确定合适的参数值。(3)在硬件平台上对非二进制ldpc译码器和三维TPC码译码器进行了实现,对各个模块进行了设计和功能仿真。通过比较译码器输出结果与原始发送比特验证了译码器功能正确,并在FPGA板卡上完成了非二进制ldpc译码器的硬件测试。

关键词：非二进制ldpc Turbo乘积码扩展最小和译码 Chase算法 FPGA

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基于改进的非二进制ldpc解码算法

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计算机工程与设计 2017年第3期38卷 698-702页

作者：甘胜江孙连海何俊林成都师范学院计算机科学学院四川成都611130

由于传统的ldpc码位翻转解码算法在计算复杂度方面无法得到提高等缺点,为降低传统非二进制低密度奇偶校验码解码算法的复杂度和误码率,提出一种改进的基于NB-ldpc解码算法。对现有的并行符号翻转解码算法(parallel symbol flipping deco... 详细信息

由于传统的ldpc码位翻转解码算法在计算复杂度方面无法得到提高等缺点,为降低传统非二进制低密度奇偶校验码解码算法的复杂度和误码率,提出一种改进的基于NB-ldpc解码算法。对现有的并行符号翻转解码算法(parallel symbol flipping decoding algorithm,PSFD)进行优化改进,采用多次投票方法,使每个不满意的校验节点对相应的变量节点进行多次投票,并结合误差估计方法。考虑到额外的复杂性,两级投票是提出优化算法的最佳选择。大量实验结果表明,相比原有的ldpc码位翻转解码算法,该优化算法避免使用码相关的投票阈值,在BER等于10-5时,误码率低约0.4dB,在中低数值的SNR上,具有最优参数的优化算法比原有算法收敛得更快。

关键词：非二进制ldpc 解码分析误码率低复杂度翻转解码算法

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面向5G无线通信极化码译码的算法与实现研究

面向5G无线通信极化码译码的算法与实现研究

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作者：梁霄东南大学

学位级别：硕士

在5G的关键性技术中,高效的信道编解码方案成为重要的研究方向之一。其中,低密度奇偶校验码(Low-Density Parity-Check Code,ldpc)码被采纳为5G e MBB场景下的数据信道长码块编码方案,极化码被采纳为5G控制信道中的短码方案。本文致力... 详细信息

在5G的关键性技术中,高效的信道编解码方案成为重要的研究方向之一。其中,低密度奇偶校验码(Low-Density Parity-Check Code,ldpc)码被采纳为5G e MBB场景下的数据信道长码块编码方案,极化码被采纳为5G控制信道中的短码方案。本文致力于研究这两种信道编解码,Polar码与ldpc。对于两种码的译码器做了不同程度的创新性的算法与构架研究。本文搭建了基于连续串行抵消列表算法(Successive Cancellation List,SCL)的极化码编译码平台。平台中给出了创新性的分布式排序算法并采用高效折叠构架译码。针对SCL排序延时长且复杂度高的问题,提出了一种创新的分布式排序算法。这种排序算法是针对SCL译码特性给出的低复杂度排序算法。当链表长度为L时,分布式排序算法的比较复杂度从O(L2)降到O(L),排序延时从L2减少到L。从仿真结果可知,这种分布式排序算法与严格的排序算法对SCL译码的性能影响可忽略。针对极化码硬件构架消耗大的问题,本文创新的提出一种基于k级分解的SC折叠构架。其思想本质是通过极化码编码分解原理,将原来n级的译码构架分成了两段,同时引入并行因子p。通过次级译码器的折叠与流水线操作极大程度上降低了译码器的硬件复杂度并提升了硬件资源利用率。如果进一步扩展折叠操作,将原本的两段折叠扩展为多段折叠,进一步扩大折叠带来的硬件资源利用率的优势。本文创新的提出基于k段分解的SC折叠构架。从FPGA硬件综合结果来看,不同码长的极化码折叠后的逻辑单元相比于不折叠的构架节省了10～50%。本文结合创新的极化码译码构架方案与排序方案搭建了完整的极化码编译码平台,并在Stratix V上实现。并对该平台提出后续改进意见。提出了L帧并行SC译码与SCL译码相结合的译码、适应性SC与串行SCL联合译码、适应性深度流水线SC与SCL联合译码三种构架设想。在完成了基础SCL编译码平台之外,本文还进一步讨论了高效算法结构对极化码译码算法的译码性能、效率与复杂度的提升。本文提出一种基于堆排序的高效极化码译码器。主要思路是沿着度量值最大的路径继续译码,并将度量值压入堆中,通过高效堆排序不断提取有最大路径度量值的路径。并通过引入节点删除的方法提升了译码效率。通过仿真结果证实了L=Q/2的性能对应关系(SCL设置与堆SC译码设置在统一性能上的对应关系)。通过平均链路长度的分析可知,(D=29-1,Q=8)设置下的基于堆的SC译码长度相较于同等译码性能下SCL的平均译码长度节省了63.53%。本文还针对提出的堆SC译码算法给出了详细的堆SC译码构架与硬件实现方案。并提出树形搜索法从而减少了大面积存储空间。为了解决译码复杂度以及译码冗余的问题,本文提出了一种基于分段循环冗余校验(Cyclic Redundancy Check,CRC)的SCL译码算法(SCA-SCL)。相比于CA-SCL,分段校验的方式一方面通过及时中断提升了译码效率,且降低了译码中的存储面积。本文还讨论如何最优的分配每一段的CRC,从段内需求入手,定义新的虚拟传输与虚拟长度从而得到最优的CRC匹配方式。进一步的,还讨论了如何利用HARQ辅助分段译码方式。相比较于平均分配CRC的SCL译码算法的性能而言,本设计所提出的这种TCA-SCL译码算法在误帧率为FER=10-2的地方有0.1d B的性能增益,这种增益在码率为(64,36)与(1024,512)的时候都是存在的。本文创新的提出一种BCH-CRC结合的SCL极化码译码算法(BC-SCL),同时给出其混合自动重传请求(Hybrid Automatic Repeat re Quest,HARQ)改进版本。该方案是基于分段CRC译码方案的一种改进版。相比于传统的分段CRC极化码译码算法,本文提出的BC-SCL算法在误帧率为0.1处有0.1d B的性能增益。相比于传统的分段CRC极化码译码算法,本节提出的HARQ BC-SCL(T=2)算法在误帧率为0.1处有0.8d B的性能增益。本文还给出了BC-SCL的硬件译码设计。本文创新性的提出一种基于SC与球形译码(Sphere Decoding,SD)的联合路径扩展译码算法(JLSCD)。JLSCD性能介于SCL与LSD之间,与SD性能相比,其误帧率在0.01处只有小于0.1d B的性能损失。本文提出一种基于随机序列的SCL译码算法。本设计利用二进制随机数据流解码的优点,随机序列的SCL译码器有望成为一种性能良好、复杂度低、容错能力强的解码器。为了提高解码性能,本文引入了加倍概率方法及其近似形式。并提出了相应的硬件结构,在性能和复杂度上均有优势。通常情况下,当译码器的预计算级数为p时,译码树每2p层进行一次排序与路径更新。基于2p层树的极化码译码算法可以将延

关键词：极化码 SCL译码分布式排序随机计算分段译码高效硬件构架非二进制ldpc

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