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声码器中一种四级可重构ALU的研究与设计

小型微型计算机系统 2008年第12期29卷 2277-2280页

作者：荆涛王沁北京科技大学信息工程学院北京100083

在面向语音编解码算法实现的高性能声码器设计中,支持可变长VLIW指令集的ALU单元是实现其设计目标的重要环节.本文提出一种四级可重构的ALU设计,以前缀算法加法器为核心,并通过操作数和资源的重构,能在单周期内完成81种复合算术逻辑运算... 详细信息

在面向语音编解码算法实现的高性能声码器设计中,支持可变长VLIW指令集的ALU单元是实现其设计目标的重要环节.本文提出一种四级可重构的ALU设计,以前缀算法加法器为核心,并通过操作数和资源的重构,能在单周期内完成81种复合算术逻辑运算,同时将其控制编码压缩了58.93%以适应指令集的宽度约束,高效实现了算法中潜在的高并行性,很好的满足了运算密集型的算法应用需求.

关键词：声码器算术逻辑运算单元可重构并行性

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6加数并行加法器及扩展接口的研究

微电子学与计算机 2009年第12期26卷 27-30页

作者：刘杰易茂祥阜阳师范学院物理与电子科学学院安徽阜阳236041 合肥工业大学应用物理系安徽合肥230009

提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加... 详细信息

提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加数的计算比采用串行累加更快.

关键词：算术逻辑运算单元加法器超前进位加法器

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一种基于ALU单元的时间冗余模型检错技术

微电子学与计算机 2009年第2期26卷 140-143页

作者：尹立群袁国顺中国科学院微电子研究所北京100029

为了提高系统的可靠性,提出了一种以时间冗余模型为基础,针对ALU电路的失效检错方法,称之为操作数反向重计算机制(简称REIO).相对传统的时间冗余检错方法RESO,本方法检错速度更快且面积更小.对于一个含有32×32位乘法器的ALU单元,采用R... 详细信息

为了提高系统的可靠性,提出了一种以时间冗余模型为基础,针对ALU电路的失效检错方法,称之为操作数反向重计算机制(简称REIO).相对传统的时间冗余检错方法RESO,本方法检错速度更快且面积更小.对于一个含有32×32位乘法器的ALU单元,采用REIO算法相对于RESO算法,面积减少了10%左右.

关键词：冗余设计算术逻辑运算单元时间冗余错误检测

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4个加数的并行加法器及扩展接口的研究

合肥工业大学学报（自然科学版） 2009年第11期32卷 1683-1686页

作者：刘杰易茂祥合肥工业大学电子科学与应用物理学院安徽合肥230009 阜阳师范学院物理与电子科学学院安徽阜阳236041

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采... 详细信息

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性。

关键词：算术逻辑运算单元加法器超前进位加法器

一种8 BIT RISC MCU内核的研究

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一种8 BIT RISC MCU内核的研究

作者：杨勇东南大学

学位级别：硕士

自从1976年Intel公司首先推出MCS-48系列MCU以来,世界各地的著名集成电路芯片制造商如Motorola、Atmel、Winbond、Philips、Microchip、Samsung、Hitachi、NEC等等,看到MCU的巨大商机,都纷纷推出各自的产品。随着超大规模集成电路的出... 详细信息

自从1976年Intel公司首先推出MCS-48系列MCU以来,世界各地的著名集成电路芯片制造商如Motorola、Atmel、Winbond、Philips、Microchip、Samsung、Hitachi、NEC等等,看到MCU的巨大商机,都纷纷推出各自的产品。随着超大规模集成电路的出现及微电子半导体工艺水平的不断提高,MCU技术水平也不断进步。但在中国大陆目前还没有一家公司大量生产MCU,因此国家集成电路产业化(深圳)基地提供资金给深圳市中微半导体公司以支持研究本课题。本文详细介绍了MCU的主要体系结构,综合各种因素,本文中的MCU内核设计采用了哈佛(Harvard)双总线结构的RISC指令系统。本文还详细的介绍了MCU的主要组成部分,及设计要点、设计心得,并结合批量生产的需要进行了优化。文章对MCU的主要组成部件:算术、逻辑运算单元(ALU)、存储器(ROM)、寄存器(RAM)、特殊功能寄存器、I/O口,指令寄存器、译码器、时钟发生器、复位系统、振荡电路、看门狗、中断、堆栈、定时器/计数器、低功耗设计都一一作了详细的设计说明。文章对MCU设计的流水线结构、总线结构、指令结构等一些体系架构上的理论也作了较为深入的介绍与分析。文章还对MCU的验证作了介绍,对MCU几种测试模式的VERILOG HDL描述进行了清晰阐述,并给出了经测试验证过的VERILOG原码。介绍了MCU的逻辑验证及FPGA仿真方法。该MCU在企业里经过详细的规划、研究、设计及测试,采用中芯国际Foundary的OTP IP流片取得了比较满意的效果。文章的最后指出了MCU的进一步研究的一些方向,这是提高我国MCU设计、生产水平必须要跨过的一些技术障碍。

关键词：单片机精简指令算术逻辑运算单元程序存储器数据存储器定时器看门狗电路 Verilog仿真

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高性能定点DSP中ALU单元的研究与设计

高性能定点DSP中ALU单元的研究与设计

作者：纪金国江南大学

学位级别：硕士

算术逻辑运算单元（ALU）作为数字信号处理器（DSP）中必不可少的核心部件之一，其速度、功耗和面积等性能对DSP的性能提升至关重要。如何在工艺进步的同时及时调整设计技术使芯片的性能得到进一步的提升是设计者一直面临的挑战之一。 ... 详细信息

算术逻辑运算单元（ALU）作为数字信号处理器（DSP）中必不可少的核心部件之一，其速度、功耗和面积等性能对DSP的性能提升至关重要。如何在工艺进步的同时及时调整设计技术使芯片的性能得到进一步的提升是设计者一直面临的挑战之一。本文结合DSP在实时性系统中的应用需求，采用全定制的设计方式，从算法级、逻辑结构级、电路级和版图级等深入研究了适合在高速DSP中使用的40位ALU单元。根据DSP的工作特点，该ALU主要用于实现逻辑运算和算术运算，并且支持双精度的算术运算和双16位的算术运算两种工作模式。加法器是ALU实现多种操作的核心。本文从算法层次对各种不同算法实现的加法器性能进行横向比较，并最终选择了理论上速度最快的Kogge-Stone树型加法器。在逻辑结构设计时，结合数据处理特点，设置了一条低16位的超前进位链,该进位链采用跳跃进位的设计思想，同时位数递增的分组模式也在一定程度上平衡了各模块之间的延时差异。功能验证采用局部验证加整体验证的形式，这样既保证了设计的正确，也缩短了设计周期。验证结果表明，本设计能够很好在单周期内完成各种算术及逻辑运算。版图设计采用位片式的设计方式，重点绘制了一组单元的版图，其它组则在该单元的基础上稍加改动得到。性能分析采用HSPICE仿真工具，使用0.18um工艺，分析结果表明在1.8V条件下，延时为1.21ns，平均功耗为55.7mW。

关键词：数字信号处理器算术逻辑运算单元加法器传输门