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MOS集成电路电过应力损伤模式和机理分析

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半导体技术 1994年第2期10卷 51-54页

作者：吴建忠中国华晶电子集团公司

电过应力是造成ＭＯＳ集成电路损伤的主要原因，本文结合静电放电的三种模型，详细分析了ＭＯＳ集成电路电过应力的损伤模式和机理。

关键词：电过应力静电放电 MOS集成电路

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IC电过应力防护方法研究与TVS器件设计

IC电过应力防护方法研究与TVS器件设计

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作者：朱玲江南大学

学位级别：硕士

随着半导体工艺技术的飞速发展,集成电路（IC）的集成度越来越高,电过应力（EOS）对其造成的影响也越来越大。针对IC产品进行合适的EOS防护,可以大幅提高产品的稳定性和可靠性。瞬态电压抑制器（TVS）可为IC产品提供有效的EOS防护,已经... 详细信息

随着半导体工艺技术的飞速发展,集成电路（IC）的集成度越来越高,电过应力（EOS）对其造成的影响也越来越大。针对IC产品进行合适的EOS防护,可以大幅提高产品的稳定性和可靠性。瞬态电压抑制器（TVS）可为IC产品提供有效的EOS防护,已经成为业界的研究热点。但是,目前市场上典型的TVS尚无法满足日益复杂的IC产品的EOS防护需求。鉴于此,本文以典型的TVS为基础,针对IC产品的单双向EOS防护需求,分别设计了几种单向及双向TVS器件,借助Sentaurus仿真和传输线脉冲测试（TLP）系统详细研究了这些新型TVS器件的电学特性及其物理机制,并通过结构改进与版图优化,提升了它们的电学性能。论文的主要研究内容归纳如下。首先,简要阐述了EOS的特性及其典型防护方法,介绍了EOS防护器件的测试方法与TCAD仿真软件Sentaurus;重点介绍了二极管、可控硅（SCR）等单向TVS器件和双向可控硅（DDSCR）等双向TVS器件的器件结构及工作特性,并通过Sentaurus仿真与TLP测试,分析并验证了这些常规TVS器件的EOS防护性能。其次,针对IC产品中的单向EOS防护需求,设计并制备了多种新型TVS器件,包括低触发电压SCR（LVTSCR）、双MOS辅助触发SCR（DMTSCR）及内嵌钳位二极管的低触发电压SCR（DC-LVTSCR）。Sentaurus仿真和TLP测试结果表明,LVTSCR通过在典型SCR中嵌入NMOS可有效降低器件的触发电压,但维持电压较低,闩锁风险较大。DMTSCR通过在LVTSCR中新增一个PMOS,其维持电压提高了5.6 V;进一步优化器件参数,其维持电压可提高至12.6 V,且能通过8 V的抗闩锁测试,满足高压芯片的EOS防护需求。DC-LVTSCR通过版图拓扑结构,在未增加LVTSCR器件面积的前提下嵌入钳位二极管,可将维持电压提高约3.6 V;进一步优化关键尺寸,其维持电压又提高了29%,可应用于工作电压8 V的芯片的EOS防护。最后,针对IC产品中部分端口的双向EOS防护需求,设计并制备了改进型双向SCR（MDDSCR）、双向低触发电压SCR（DD-LVTSCR）和改进型双向低触发电压SCR（MDD-LVTSCR）三种双向TVS器件。Sentaurus仿真与TLP测试结果表明,与普通DDSCR相比,MDDSCR内部嵌入的跨桥注入有助于降低器件的触发电压;与MDDSCR相比,DD-LVTSCR内部嵌入的PMOS有助于进一步降低器件的触发电压。然而,上述设计器件的维持电压仍然较低,在EOS防护中存在闩锁风险。后续通过在DD-LVTSCR器件内部引入两个浮空P阱,形成MDD-LVTSCR器件,其维持电压得到了显著提升,且电压回滞幅度较小,能够满足电源域为6-7 V的IC产品的EOS防护需求。

关键词：电过应力瞬态电压抑制器可控硅单向双向传输线脉冲测试

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芯片的EOS失效分析及焊接工艺优化

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Journal of Semiconductors 2008年第2期29卷 381-386页

作者：吴顶和沈萌邵雪峰俞宏坤复旦大学材料科学系上海200433 飞兆半导体(苏州)有限公司苏州215021

为了研究电过应力对功率MOSFET可靠性的影响,分别对含有焊料空洞、栅极开路和芯片裂纹缺陷的器件进行失效分析与可靠性研究.利用有限元分析、电路模拟及可靠性加速实验,确定了器件发生EOS失效的根本原因.并通过优化芯片焊接温度-时间曲... 详细信息

为了研究电过应力对功率MOSFET可靠性的影响,分别对含有焊料空洞、栅极开路和芯片裂纹缺陷的器件进行失效分析与可靠性研究.利用有限元分析、电路模拟及可靠性加速实验,确定了器件发生EOS失效的根本原因.并通过优化芯片焊接温度-时间曲线和利用开式感应负载测试方法,比较了工艺优化前、后器件抗EOS的能力,结果表明优化后器件的焊料空洞含量显著减少,抗EOS能力得到明显提高.

关键词：电过应力失效分析 MOSFET 芯片焊接工艺优化

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功率器件封装的失效分析技术及技术应用研究

功率器件封装的失效分析技术及技术应用研究

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作者：吴顶和复旦大学

学位级别：硕士

随着功率MOSFET的工作电压和电流大幅度增加、芯片尺寸的不断减小,导致功率MOSFET器件芯片的内部电场进一步增大。这些因素对功率MOSFET的可靠性提出了挑战。不断提高器件的可靠性成为了人们关注的热点。通过失效分析寻找失效机理,再从... 详细信息

随着功率MOSFET的工作电压和电流大幅度增加、芯片尺寸的不断减小,导致功率MOSFET器件芯片的内部电场进一步增大。这些因素对功率MOSFET的可靠性提出了挑战。不断提高器件的可靠性成为了人们关注的热点。通过失效分析寻找失效机理,再从生产材料与封装工艺上进行改进,是提高器件可靠性行之有效的方法。光发射显微镜(PEM)系统是应用于微电子器件漏电流定位和分析的有效工具。利用PEM系统的激光光束诱导阻抗变化(OBIRCH)功能和光发射(EMMI)功能,从正面可直接对功率MOSFET大的漏电流进行定位观察;利用PEM的EMMI功能,还可从背面对器件微弱的漏电流进行定位和分析。本文还介绍了PEM系统对功率MOSFET芯片不同量级的漏电流进行定位与分析的应用,为分析功率器件漏电流失效提供依据。同时为了研究电过应力(Electxical Overstress)对功率MOSFET可靠性的影响,本文分别对含有焊料空洞、栅极开路和芯片裂纹缺陷的器件进行失效分析与可靠性研究。利用有限元分析、电路模拟及可靠性加速实验,确定了器件发生EOS失效的根本原因。本文还通过优化芯片焊接温度-时间曲线和利用UnclampedInductive Loading(开式感应负载)测试方法,比较了工艺优化前、后器件抗EOS的能力,结果表明优化后器件的焊料空洞含量显著减少及抗EOS能力得到明显提高。引线键合工艺是半导体封装中的重点控制工序,这是由于很多失效原因与它相关。本文通过研究功率MOSFET芯片在球形焊接过程中出现裂纹和脱落现象和铝层出现空洞对器件可靠性的影响,通过对铝层的厚度、晶粒尺寸大小及其硬度的研究分析了空洞与金属间化合物对引线键合的影响。利用有限元模拟了引线键合过程中基体中的应力分布情况,进而对控制与优化引线键合工艺有着重要的意义。

关键词：功率MOSFET 漏电流定位电过应力引线键合失效分析工艺优化

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识别导致器件失效的静电放电模型

识别导致器件失效的静电放电模型

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作者：陈晓斌上海交通大学

学位级别：硕士

静电放电对微电子器件的危害越来越受到人们的重视。本文简介了静电的产生和抑制,介绍了人体模型、机器模型和带电器件模型及其模拟测试方法,以及静电放电保护电路,利用实验的方法重点研究了三种静电放电模型的失效特征。这一研究有助... 详细信息

静电放电对微电子器件的危害越来越受到人们的重视。本文简介了静电的产生和抑制,介绍了人体模型、机器模型和带电器件模型及其模拟测试方法,以及静电放电保护电路,利用实验的方法重点研究了三种静电放电模型的失效特征。这一研究有助于人们在失效分析时能够识别静电放电的类型,从而更有效地帮助调查静电放电的根源。静电放电会影响微电子器件的生产成品率、制造成本、产品质量和可靠性。尽管在过去的十多年中,科技工作者为降低静电的危害已作了很多努力,但是随着集成电路特征尺寸的减小,静电放电对微电子器件的危害却越来越严重。本课题通过对人体模型、机器模型和带电器件模型的理论认识,设计实验方案和研究实验结果,再结合实际工作中遇到的许多静电失效案例的研究,区分出三种模型所引起的器件失效,从而更有效地帮助调查静电放电的根源,不断改进静电防护措施,降低静电所造成的损失,保证产品可靠性。本研究课题的依据在于: 1.不同静电放电模型的放电时间不同,造成器件损伤的能量不同。相比之下,电过应力造成的损伤比静电放电造成的损伤更严重。失效分析时,通过对失效部位的光学和扫描电子显微镜的目检,判断器件损伤的严重程度,作为区别电过应力(EOS)和静电失效(ESD)失效的判据之一。 2.三种静电放电模型的放电波形不同,造成器件损伤的位置不同。利用光发射显微镜或液晶热点分析等技术进行缺陷定位,利用反应离子刻蚀机(RIE)和湿法腐蚀对器件进行逐层剥离分析,可确定损伤的位置。 3.集成电路的引出脚可分为电源脚、接地脚、信号输入和输出脚。不同类型的引出脚,会使用不同结构的静电放电保护电路。它们对不同类型的静电放电模型的响应不同,导致器件损伤的部位不同。通过对失效器件的电性能测量,结合观察到的缺陷位置,以及静电放电保护结构

关键词：失效分析静电放电模型失效特征电过应力防静电保护电路

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