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带存储保护单元的多级片上互连结构设计

带存储保护单元的多级片上互连结构设计

作者：何明勇国防科学技术大学

学位级别：硕士

随着集成电路工艺技术的迅猛发展,在产业需求的强力推动下,微处理器逐渐由分时共享的单核/多核总线架构发展成为并行处理的多核片上互连架构。在多核处理器中,随着处理器核、存储资源和外设的增多,片内数据通信需求剧增,共享存储数据的... 详细信息

随着集成电路工艺技术的迅猛发展,在产业需求的强力推动下,微处理器逐渐由分时共享的单核/多核总线架构发展成为并行处理的多核片上互连架构。在多核处理器中,随着处理器核、存储资源和外设的增多,片内数据通信需求剧增,共享存储数据的保护问题也愈加突出,因此,迫切需要进行高效片上互连和存储保护机制的研究。本文面向国产自主研发的同构八核微处理器Octa-Core DSP,提出一种带存储保护单元的多级片上互连结构,既能满足该多核处理器的通信需求,具有高带宽和低延迟的特点,又能保证整个多核处理器数据访问的安全性。本文的主要工作和创新点如下:对片上互连和存储保护的发展和研究现状进行分析,结合同构八核微处理器Octa-Core DSP的结构特点,提出了带存储保护单元的多级片上互连的总体结构。设计并实现了多级片上互连结构:首先,从总体上分析了多级片上的性能需求;其次,规划了总体拓扑结构和每一级详细拓扑结构;进而,对多级片上网络的流控机制、仲裁分发策略、交换开关类型、路由表以及参数寄存器进行了设计;最后,基于AMBA AXI4协议,设计了多级片上互连的互连协议。设计并实现了存储保护单元:首先,从总体上分析了Octa-Core DSP中存储保护功能需求;其次,定义了存储保护单元的总体结构和在多级片上互连中的位置;再者,对存储保护单元的各个功能进行了详细设计,包括权限级别、许可结构、访问控制流程、参数寄存器等。对本文设计进行了功能验证:首先,根据现行的验证方法论制定了详细的验证策略;其次,分别对多级片上互连和存储保护单元进行了模块级验证和结果分析;最后,构建统一的带存储保护单元的多级片上互连验证平台并进行了功能验证和结果分析。

关键词：多核处理器片上互连总线寄存器存储保护单元验证

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快速片上互连缓冲器插入时序优化分析

太赫兹科学与电子信息学报 2013年第6期11卷 1000-1004页

作者：王新胜刘兴春喻明艳哈尔滨工业大学航天学院黑龙江哈尔滨150001 哈尔滨工业大学信息与电气工程学院山东威海264209

互连线延时已成为制约大规模集成电路性能的瓶颈,而缓冲器插入能很好解决互连线延时。Van Ginneken(VG)算法是缓冲器插入互连时序优化的经典算法,针对此算法的3个主要操作过程进行改进,利用红黑树数据结构存储路由拓扑数据结构,缩短数... 详细信息

互连线延时已成为制约大规模集成电路性能的瓶颈,而缓冲器插入能很好解决互连线延时。Van Ginneken(VG)算法是缓冲器插入互连时序优化的经典算法,针对此算法的3个主要操作过程进行改进,利用红黑树数据结构存储路由拓扑数据结构,缩短数据结构的更新访问时间;利用快速冗余判别和排序方法减小解方案数量和求解最优的复杂度。通过标准测试电路集ISCAS89中的电路对本文方法进行测试,测试结果表明,虽然随着电路规模增加,改进方法和传统方法运行时间都相应增加,但改进方法的优势更加明显;且随着缓冲器库规模的增加,其优势也越发明显,如只有一种缓冲器的缓冲器库,改进算法耗时为VG算法的73.28%,当有8种和20种缓冲器的缓冲器库时,耗时分别为VG算法的67.34%和63.05%。采用本文中的快速缓冲器插入算法,能有效缩短基于缓冲器插入的大规模互连时序优化时间。

关键词：片上互连缓冲器插入时序优化

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一种低延迟低功耗的片上全局互连方法

Journal of Semiconductors 2005年第9期26卷 1854-1859页

作者：刘祥远陈书明国防科技大学计算机学院长沙410073

提出了一种用于片上全局互连的混合插入方法.该方法利用中继驱动器和低摆幅差分信号电路在驱动不同长度连线时的优点,将它们混合插入到连线的合适位置,从而降低互连的延时和功耗.模拟结果表明,该方法与已有方法相比在延时、能耗、能耗... 详细信息

提出了一种用于片上全局互连的混合插入方法.该方法利用中继驱动器和低摆幅差分信号电路在驱动不同长度连线时的优点,将它们混合插入到连线的合适位置,从而降低互连的延时和功耗.模拟结果表明,该方法与已有方法相比在延时、能耗、能耗延时积以及面积等方面都获得了一定程度的改善.

关键词：片上互连延时能耗面积低摆幅差分信号

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基于7阶相关NRZ编码的D2D接口设计

电子学报 2024年第8期52卷 2688-2705页

作者：张庚赖明澈吕方旭齐星云王强许超龙李萌任博琳国防科技大学湖南长沙410073

本文提出了一种新型高带宽密度、低功耗的面向片上(Die to Die,D2D)互连的7阶相关非归零(Non-Return-to-Zero,NRZ)编码接口电路结构.为了进一步提高5阶相关NRZ编码在D2D互连中的信噪比和带宽密度,设计了基于发射矩阵和接收矩阵的编解码... 详细信息

本文提出了一种新型高带宽密度、低功耗的面向片上(Die to Die,D2D)互连的7阶相关非归零(Non-Return-to-Zero,NRZ)编码接口电路结构.为了进一步提高5阶相关NRZ编码在D2D互连中的信噪比和带宽密度,设计了基于发射矩阵和接收矩阵的编解码电路.基于发射矩阵,在发射端设计了基于电压模驱动的编码电路,有效降低了功耗;基于接收矩阵,在接收端设计了基于有源可调电感的解码均衡电路,提高了通信速率.同时,为了解决接收端时钟偏斜问题,还设计了误码校准电路.该接口电路采用28 nm CMOS(Complementary Metal Oxide Semiconductor)工艺设计,核心面积为3 mm^(2),可适用于10~50 mm的片上互连.后端仿真结果表明,在奈奎斯特频率为20 GHz、信道插损为-8 d B的条件下,接收端最窄眼宽为0.45 UI,误码率小于10^(-15),能耗效率为1.2 p J/b,带宽密度为448 Gbps/mm.

关键词：片上互连相关非归零编码带宽密度有线收发机电压模驱动有源电感

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长互连链延时功耗建模与基于混合粒子群算法的优化

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电子与信息学报 2011年第6期33卷 1481-1486页

作者：秋小强杨海钢周发标谢元禄中国科学院电子学研究所北京100190 中国科学院研究生院北京100049

延时和功耗已经成为VLSI两个关键因素,该文提出一种用于综合考虑功耗和延迟的片上寄存器长链设计方法,首先建立由基于Elmore延时模型和综合功耗模型的能量延时积模型。提出一种混合进化粒子群算法,通过引入新的惯性权值算子和混合变异操... 详细信息

延时和功耗已经成为VLSI两个关键因素,该文提出一种用于综合考虑功耗和延迟的片上寄存器长链设计方法,首先建立由基于Elmore延时模型和综合功耗模型的能量延时积模型。提出一种混合进化粒子群算法,通过引入新的惯性权值算子和混合变异操作,克服了传统算法收敛速度慢,早熟及局部收敛等缺陷,同时采用基准函数对该算法进行测试,验证了算法的有效性。最后,将该算法应用基于最小能量延时积的长链设计中,和最小延时模型相比,该方法所得到的功耗延时积减少26.34%,能量延时积减少18.74%,HSPICE仿真验证了设计方法的有效性。

关键词：片上互连缓冲器延时能耗粒子群算法

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一种环形网络的可扩展流水仲裁器设计

湖南大学学报（自然科学版） 2015年第8期42卷 86-93页

作者：任秀江施晶晶谢向辉江南计算技术研究所江苏无锡214083

对环形网络的仲裁器结构进行研究,提出了一种可扩展流水仲裁器结构,能够同时完成通信缓冲和通信链路的分配.对14个通信节点互连进行了建模模拟,各节点命中数量差值小于5%,该结构仲裁器具有较好的仲裁公平性;然后采用Chartered 65nm工艺... 详细信息

对环形网络的仲裁器结构进行研究,提出了一种可扩展流水仲裁器结构,能够同时完成通信缓冲和通信链路的分配.对14个通信节点互连进行了建模模拟,各节点命中数量差值小于5%,该结构仲裁器具有较好的仲裁公平性;然后采用Chartered 65nm工艺对RTL设计进行了时序综合实验,关键通路延迟比同等规模的全交叉开关结构降低36.8%;同时该仲裁结构中的仲裁核心逻辑时序受互连规模变化影响较小,具有一定的可扩展性.

关键词：仲裁器片上互连环形网络可扩展设计

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基于时域调制的片上高速互连电路研究

基于时域调制的片上高速互连电路研究

作者：李瑞上海交通大学

学位级别：硕士

三维片上网络（Three-Dimensional Network-on-Chip,3D NoC）以其高通信带宽、高封装密度、低功耗等优势,已经成为NoC领域的主要研究方向,然而三维集成电路的散热特性限制了高性能3D NoC在通信速率和功耗性能上的提升,片上高速低功耗互... 详细信息

三维片上网络（Three-Dimensional Network-on-Chip,3D NoC）以其高通信带宽、高封装密度、低功耗等优势,已经成为NoC领域的主要研究方向,然而三维集成电路的散热特性限制了高性能3D NoC在通信速率和功耗性能上的提升,片上高速低功耗互连技术为解决速度和功耗瓶颈提供了可行性方案。本文研究3D NoC中高速低功耗互连技术和电路设计,根据工艺缩小演进中,时域信号比电压域具有更高分辨率的特点,基于时域信号传输展开高速低功耗互连电路研究。首先,本文在研究了现有的时域信号高速传输技术后,提出一种基于时间放大和时间数字转换的全数字高速互连结构设计。其次,对于核心的时间放大电路,本文提出了一种改进的放大器结构,通过对控制电路和基于三态反相器的延迟链进行重新设计和优化实现了高时间分辨率、高线性度的目标。第三,基于本文的高精度时间放大器,优化粗略计时器、精细计时器、数据选择器和输出译码器,设计了一款高分辨的时间数字转换器。最后,基于改进的模块,本文完成了收发电路的设计与优化,针对发送端信号存在占空比失真的问题,本文通过插入缓冲器及对输入二进制数据的更新时间进行调整的方式减小占空比失真对系统可靠性造成的影响。本文基于SMIC 40nm CMOS工艺完成收发电路设计并进行Spectre仿真,仿真结果表明,本文设计的收发器电路结构在TSV信道上实现的数据传输速率达6Gbps,同时可以应用于片上9mm互连线进行4Gbps的数据传输,与同类设计相比,该电路结构具有更低的功耗,每比特传输能耗为68.75f J/bit/mm。本文提出的高速收发电路结构具有功耗低、易扩展、易移植的特点,同时可由全数字电路来实现,有望应用到3D NoC的互连中去。

关键词： 3D NoC 片上互连时域调制时间数字转换器时间放大器

多核处理器Cache一致性协议关键技术研究

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计算机工程与科学 2009年第A1期31卷 104-108页

作者：黄安文张民选国防科技大学计算机学院并行与分布处理国防科技重点实验室湖南长沙410073

多核处理器规模的不断扩大和核间通信机制的日益复杂,使得Cache一致性维护变得更加困难。本文从多核处理器Cache一致性问题的产生背景出发,分析监听协议、目录协议、Token协议和Hammer协议的实现机制以及在多核环境中的优缺点,分别从一... 详细信息

多核处理器规模的不断扩大和核间通信机制的日益复杂,使得Cache一致性维护变得更加困难。本文从多核处理器Cache一致性问题的产生背景出发,分析监听协议、目录协议、Token协议和Hammer协议的实现机制以及在多核环境中的优缺点,分别从一致性协议与片上互连结构协同设计、面向低功耗应用的协议优化策略、Cache一致性协议验证及容错机制等角度考虑,对未来多核处理器Cache一致性协议设计的发展趋势和技术挑战进行详细分析与讨论。

关键词： Cache一致性片上互连低功耗验证容错

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SOC总线仲裁算法的研究

微计算机信息 2007年第17期23卷 113-115页

作者：李耀荣王兴军梁利平清华大学微电子学研究所北京100084 清华大学信息技术研究院北京100084

集成到SOC中的功能模块越来越多,对于共享总线的SOC系统,片上仲裁是使得各个模块有效运作的必要手段。本文论述了SOC仲裁的基本原理,首先从目前SOC系统中常用的仲裁算法入手,分析了这些算法的特点。同时,在单一仲裁算法的基础上,针对不... 详细信息

集成到SOC中的功能模块越来越多,对于共享总线的SOC系统,片上仲裁是使得各个模块有效运作的必要手段。本文论述了SOC仲裁的基本原理,首先从目前SOC系统中常用的仲裁算法入手,分析了这些算法的特点。同时,在单一仲裁算法的基础上,针对不同的复杂SOC系统,提出了几种多层仲裁算法,并分析了各自的特性。

关键词：片上系统(SOC) 仲裁算法片上互连共享总线主模块