检索结果-南通市图书馆

软件工程师 2015年第3期 7-8页

作者：周小仨黄冈职业技术学院湖北黄冈438002

随着科技的飞速发展,传统的电子技术逐渐被现代电子技术取代,以FPGA/CPLD为硬件,以verilog语言为软件的EDA技术应用越来越广泛,本文旨在以一个具体的序列检测器的设计为例,将以硬件描述语言来设计芯片的流程呈现给大家。

关键词： verilog 序列检测器状态 EDA

基于Verilog HDL的并行序列检测器设计

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电子测试 2020年第17期31卷 23-25,8页

作者：李红科王庆春安康学院电子与信息工程学院陕西安康725000

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描... 详细信息

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描述语言设计并行序列检测器,当输入并行序列连续出现“10010”时输出高电平,并与常见的序列检测器设计方法比较,设计算法完善,包括所有出现的状态,应用Modelsim se6.5进行功能仿真验证,经过仿真验证,设计正确。

关键词： Verilog HDL 状态机序列检测器

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数字逻辑“做中学”实验教学模式的探讨

实验技术与管理 2009年第10期26卷 107-110,113页

作者：方恺晴张洪杰刘峰湖南大学计算机与通信学院实验中心

介绍了数字逻辑“做中学”教学模式的实施过程，并以实例说明“做中学”教学模式的效果；同时总结经验，以便逐步完善和推广“做中学”的实验教学模式。

关键词：数字逻辑实验教学 EDA 序列检测器创新人才

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码分卫星数据终端中DS信号的新颖捕获系统

军事通信技术 1989年第3期 4-9页

作者：潘亚汉史世平

码分卫星数据终端的关键是DS信号的有效捕获。本文提出一种采用最佳序列检测器的串序搜索捕获系统,该系统的最大特点是能在很低的信噪比下迅速地建立DS信号扩频码的初同步。文章描述了该系统的工作过程,模拟了在不同信噪比下系统的同步... 详细信息

码分卫星数据终端的关键是DS信号的有效捕获。本文提出一种采用最佳序列检测器的串序搜索捕获系统,该系统的最大特点是能在很低的信噪比下迅速地建立DS信号扩频码的初同步。文章描述了该系统的工作过程,模拟了在不同信噪比下系统的同步性能,最后对该系统实际实现提出了可行的方案。

关键词：码分数据终端序列检测器卫星捕获系统 DS

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以动态调试为主的数字逻辑实验教学

实验室研究与探索 1992年第1期 76-81页

作者：何良佑上海科技专科学校

随着中、大规模集成电路的发展和普及,“脉冲与数字电路”教学内容的重心已更多地移向逻辑功能方面。然而实验教学的现状,无论是内容、方法、设备诸方面都存在着许多不尽人意的地方,其中关键的问题在于设备,目前多数大专院校所使用的逻... 详细信息

随着中、大规模集成电路的发展和普及,“脉冲与数字电路”教学内容的重心已更多地移向逻辑功能方面。然而实验教学的现状,无论是内容、方法、设备诸方面都存在着许多不尽人意的地方,其中关键的问题在于设备,目前多数大专院校所使用的逻辑实验箱,除几组电源外,主要是逻辑开关、单脉冲开关、LED逻辑状态显示、若干位带二至十进制译码器的LED数码管显示、一个频率可调的时钟脉冲源和若干固定分频的时钟等,基本上仅具备静态调试的条件。即使有满足某几个指定实验的实验箱,开出的实验也很有限,致使目前本课程实验内容和方法的改革受到限制,实验效果和成功率均不理想。首先从实验内容来看,

关键词：序列检测器排错内部输入组合电路组合逻辑电路逻辑电路同步时序电路数字逻辑实验教学动态调试脉冲序列发生器

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TP801—LOG—8逻辑实验装置

实验室研究与探索 1988年第1期 114-117页

作者：何良佑上海科技专科学校

目前大专院校学生的逻辑实验通常都在逻辑实验箱或逻辑实验板上进行,然而从实践中明显地感到这种售品实验箱的功能有许多不足之处。那些较简易的实验箱往往仅提供很简单的时序,致使大多数组合电路和部分时序电路只能利用实验箱(板)提供... 详细信息

目前大专院校学生的逻辑实验通常都在逻辑实验箱或逻辑实验板上进行,然而从实践中明显地感到这种售品实验箱的功能有许多不足之处。那些较简易的实验箱往往仅提供很简单的时序,致使大多数组合电路和部分时序电路只能利用实验箱(板)提供的一组开关作静态调试。而电路的输出则主要利用发光二极管进行观察。对于一些较简单的电路和作为实验的初级阶段,这样具有较强直观性的做法当然是必要的,然而对稍为复杂一些的电路和作为实验的中、高级阶段静态的调试就显得不能满足需要了。因为这样做不仅验证效率低,而且一旦出现故障(由于实验板的质量和导线的接触不佳,电路的连接错误和集成块的损坏等,故障率总是较高的)、静态下的故障排除工作,就显得相当笨拙了。一些功能较强的逻辑箱可

关键词：序列检测器 LOG TP801 时序电路时序逻辑电路数字电路数据选择器多路选择器实验箱实验板逻辑

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Mealy型序列检测电路的研究和改进

东莞理工学院学报 2019年第3期26卷 28-32页

作者：黄锦旺肖慧娟李广明东莞理工学院网络空间安全学院广东东莞523808 东莞理工学院计算机科学与技术学院广东东莞523808

通过对传统数字逻辑教材的序列检测器设计的研究,指出工作时的输出波形不合理,具体表现在待检测序列最后一位信号出现但时钟尚未有效时,检测器已输出检测结果,合理波形应该是待检测序列最后一位信号出现并且时钟有效,检测器才输出检测... 详细信息

通过对传统数字逻辑教材的序列检测器设计的研究,指出工作时的输出波形不合理,具体表现在待检测序列最后一位信号出现但时钟尚未有效时,检测器已输出检测结果,合理波形应该是待检测序列最后一位信号出现并且时钟有效,检测器才输出检测结果。经过对设计过程的分析和软件仿真,造成该问题的原因是电路采用Mealy型设计方法,输出受输入和触发器的状态控制,输入的变化即刻影响到输出。本文提出一种摩尔型(Moore)的序列检测器设计方法,输出仅受触发器的状态控制,QuartusII软件的仿真和实际的电路测试验证了设计的有效性和输出波形的合理。

关键词：序列检测器 Moore电路 Mealy电路数字逻辑