检索结果-南通市图书馆

石家庄学院学报 2006年第6期8卷 63-65,128页

作者：李俊红解建军河北师范大学数学与信息科学学院石家庄050016

分析了序列检测器的内部原理,给出它的一种新硬件实现.利用它无需对状态图进行状态化简,极大地简化了时序线路的设计.最后结合具体实例说明了该设计思想的详细步骤和具体实现方法.

关键词：子串主串序列检测器

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基于FSM的序列检测器设计

电子制作 2020年第21期28卷 63-64,21页

作者：薛娓娓李娣娜马惠铖延安大学西安创新学院陕西西安710100

本文基于有限状态机即FSM理论设计了一个能检测二进制序列“11010”的序列检测器,采用硬件描述语言verilog HDL用优化的“三段式”状态机描述对设计建模,经软件Modelsim10.4验证结果正确。本设计思路清晰,实现方法优化,电路运行可靠,是... 详细信息

本文基于有限状态机即FSM理论设计了一个能检测二进制序列“11010”的序列检测器,采用硬件描述语言verilog HDL用优化的“三段式”状态机描述对设计建模,经软件Modelsim10.4验证结果正确。本设计思路清晰,实现方法优化,电路运行可靠,是很好发挥有限状态机设计理论的一个应用。

关键词：状态机序列检测器 verilog HDL 状态编码

运用MSI设计时序逻辑电路(二)——设计异步脉冲序列检测器

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电气电子教学学报 1994年第1期17卷 33-36页

作者：陈文彬海军工程学院

本文是《运用MSI设计时序逻辑电路(一)——设计同步脉冲序列检测器》一文的妹篇.除对二者之间共性的问题进行简要的阐述之外,重点放在解决异步时序逻辑电路的特殊问题.即时钟脉冲CP的安排问题上.至于这两篇文章的共同思想,都是运用中规... 详细信息

本文是《运用MSI设计时序逻辑电路(一)——设计同步脉冲序列检测器》一文的妹篇.除对二者之间共性的问题进行简要的阐述之外,重点放在解决异步时序逻辑电路的特殊问题.即时钟脉冲CP的安排问题上.至于这两篇文章的共同思想,都是运用中规模集成电路(MSI)为基本单元,探寻运用MSI设计时序逻辑电路的方法.运用MSI设计异步脉冲序列检测器.关键问题有两上:一是电路的基本结构;二是时钟脉冲CP的安排.对于前者,根据对脉冲异步序列检测器输入、输出逻辑关系的分析.我们发现其基本规律与脉冲同步序列相似,因此,本文仍采用与前文相同的基本结构,即选用具有“串入一并出”功能的芯片(如移位寄存器)和具有“识别并行代码”功能的芯片(如数字比较器.串行进位加法器、多路选择器、译码器等)来组成基本电路.所以,剩下的问题就是如何安排时钟脉冲CP.下面通过两个具体例子来阐明设计方法.

关键词：时序逻辑电路脉冲序列时钟脉冲CP 移位寄存器序列检测器中规模集成电路检测码多路选择器数字比较器计数器

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基于FPGA和VHDL的序列检测器设计

微处理机 2012年第5期33卷 4-6页

作者：李瑞孙显龙刘宝娟中国电子科技集团公司第四十七研究所沈阳110032 沈阳工业大学沈阳110178

介绍了一种基于现场可编程门阵列(FPGA)的序列检测器设计方法。给出了XilinxISE集成开发软件的设计流程,应用VHDL硬件描述语言进行编程,能够较好地实现序列检测功能。

关键词：现场可编程门阵列 VHDL硬件描述语言序列检测器

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用Verilog-HDL设计序列检测器

计算机与数字工程 2005年第11期33卷 118-121页

作者：鄢靖丰陈晓黎王平中国地质大学计算机学院武汉430074 湖北广播电视大学武汉430074

简要介绍Verilog-HDL设计数字电路基本原理,并用它具体的设计一个序列检测器,且与传统的用J-K触发器所设计的检测器进行了比较,最后在Synplify开发环境进行仿真综合,自动生成了满足给定条件的序列检测器物理电路。

关键词： Verilog-HDL Synplify 电子设计自动化序列检测器

基于Verilog HDL的并行序列检测器设计

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电子测试 2020年第17期31卷 23-25,8页

作者：李红科王庆春安康学院电子与信息工程学院陕西安康725000

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描... 详细信息

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描述语言设计并行序列检测器,当输入并行序列连续出现“10010”时输出高电平,并与常见的序列检测器设计方法比较,设计算法完善,包括所有出现的状态,应用Modelsim se6.5进行功能仿真验证,经过仿真验证,设计正确。

关键词： Verilog HDL 状态机序列检测器