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基于ATE的测试向量自动生成技术研究

电子制作 2024年第6期32卷 21-24页

作者：韦纯进廖勇张亭亭李佳俊航天科工防御技术研究试验中心北京100854

随着FLASH存储器容量的不断扩大,实现其全地址多功能测试所需要的向量深度也急剧增加。传统的复制法实现全地址测试向量编写耗时耗力。并且生产一线大容量FLASH的测试时间花费较长,1Gbit的FLASH全地址program测试需要30分钟左右。针对... 详细信息

随着FLASH存储器容量的不断扩大,实现其全地址多功能测试所需要的向量深度也急剧增加。传统的复制法实现全地址测试向量编写耗时耗力。并且生产一线大容量FLASH的测试时间花费较长,1Gbit的FLASH全地址program测试需要30分钟左右。针对以上两个问题,本文基于ATE测试系统利用DSRC技术以及写缓冲技术开发了存储器测试向量的自动生成工具,可以实现全地址读写测试。最后以MICRON公司的MT28EW01GABA1HPC为例,通过实际测试数据评估向量自动生成工具的开发效率及生产测试效率。

关键词： FLASH DSRC 写缓冲测试向量自动生成

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基于周期粒度的级间寄存器备份机制

电子学报 2018年第10期46卷 2486-2494页

作者：王晶申娇丁利华杨星邱柯妮张伟功首都师范大学信息工程学院北京100048 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 首都师范大学电子系统可靠性技术北京市重点实验室北京100048

单粒子翻转是空间环境下微处理器发生异常的重要诱因之一,随着集成电路特征尺寸的缩小,单粒子翻转不仅会引发单位错误,还会引发大量的多位错误,如何有效解决处理器所面临的多位故障是容错处理器设计面临的新挑战.本文提出了一种基于周... 详细信息

单粒子翻转是空间环境下微处理器发生异常的重要诱因之一,随着集成电路特征尺寸的缩小,单粒子翻转不仅会引发单位错误,还会引发大量的多位错误,如何有效解决处理器所面临的多位故障是容错处理器设计面临的新挑战.本文提出了一种基于周期粒度的级间寄存器备份机制的容错方法,采用双流水线冗余结构,通过比较器对比两条流水线的级间寄存器以检测单粒子故障;以周期粒度对级间寄存器的内容进行备份,当检测到单粒子故障时,使用2个周期对流水线进行恢复;为避免脏数据流出流水线,在数据缓存和寄存器堆的入口设置写缓冲,通过延迟写入保证信息可靠性.本文基于实际的SPARC V8结构处理器,对提出的方法进行了具体实现,在实验平台上进行了仿真,仿真结果显示,本文提出的容错方法能够以一定的面积开销实现对SEU、SET、和MBU故障容错,加固处理器的主频最高可以提升70%.

关键词：单粒子翻转多位故障容错备份写缓冲流水线加固

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Core与总线系统的异步通信接口设计

微电子学与计算机 2006年第7期23卷 111-115页

作者：薛乐平付宇卓谢凯年上海交通大学微电子学院上海200030

文章基于GALS(GloballyAsynchronousLocallySynchronous)设计理念,提出一个Core的异步接口设计模型:门控时钟停Core机制、握手机制、电平转脉冲逻辑等构成的异步控制信号处理模型;异步FIFO和双FIFO结构构成的异步数据处理模型。此结构允... 详细信息

文章基于GALS(GloballyAsynchronousLocallySynchronous)设计理念,提出一个Core的异步接口设计模型:门控时钟停Core机制、握手机制、电平转脉冲逻辑等构成的异步控制信号处理模型;异步FIFO和双FIFO结构构成的异步数据处理模型。此结构允许Core和总线系统在完全异步的时钟域上工作。FPGA验证结果表明,该模型能正确地实现两者间的信号同步,并能满足具体应用的带宽需求。

关键词： GALS 异步设计接口设计 FIFO 写缓冲握手机制

DSP高效片内二级Cache控制器的设计与实现

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DSP高效片内二级Cache控制器的设计与实现

作者：刘胜国防科学技术大学

学位级别：硕士

数字信号处理器(DSP)在近年来得到广泛的发展及应用。“Cache+RAM”的存储结构已经成为高性能DSP设计中不可或缺的技术之一。二级Cache控制器的设计是“两级Cache+RAM”存储结构中的关键环节。如何设计和实现一个正确、高效同时又满足... 详细信息

数字信号处理器(DSP)在近年来得到广泛的发展及应用。“Cache+RAM”的存储结构已经成为高性能DSP设计中不可或缺的技术之一。二级Cache控制器的设计是“两级Cache+RAM”存储结构中的关键环节。如何设计和实现一个正确、高效同时又满足高频要求的二级Cache控制器是一个值得研究的问题。 FT-CXX是我们自主研发中的一款高性能定点DSP,采用超长指令字(VLIW)技术,一拍内最多可以发射8条指令。预期CPU频率600MHz,外设频率300MHz,二级Cache(L2)的总容量1MB。本文对其中的L2控制器的设计和实现技术进行了研究,主要工作和贡献集中体现在以下几个方面: 首先,分析了一般的Cache的设计方法,全面考察了主流DSP芯片中Cache的性能要求和实现技术,设计实现了FT-CXX L2的Cache/SRAM结构,确定了L2数据体、Tag体的结构及地址访问规则,设计实现了L2Cache的映象规则、替换算法、写策略等。其次,针对L2存储容量大、存储体只能支持CPU频率一半的事实,采取措施优化对一级Cache(L1D和L1P)缺失的处理。1)设计了缺失流水线,理想情况下平均每个L1的缺失代价只有两拍;2)在L1D和L2之间设计了一个宽度为64bit,深度为4且支持写合并的L1D写缺失缓冲队列,有效地减少了L1D写缺失的等待时间;3)提出了跨边界访问问题的解决方案,该方案具有效率高、硬件开销小且不会增加编译器的额外负担等特点。再次,设计并实现了一种高效的L2 SRAM的EDMA访问的处理机制。该机制充分挖掘了EDMA访问潜在的并行性,综合采用了EDMA请求猝发(可以连续发8个读请求,4个写请求)、侦听和数据发送处理流水化、基于侦听历史的侦听次数减少、基于旁路和归并机制的L2数据体访问的削减等技术,使EDMA的传输效率大大提高,平均访问一个数据只需要2-3拍,和一般的串行通路相比,加速比在2.0以上。最后,设计并实现了高效的数据一致性维护机制。一方面提供了丰富的Cache控制寄存器操作,另一方面对侦听和数据写回进行了分类处理。实验结果表明,该机制使系统典型请求的开销降低了10%以上。此外,本文对以上设计进行了较为系统地验证,并进行了逻辑综合和优化,使其在SMIC 0.13 um工艺下满足与一级Cache的接口部分工作频率为600MHz,内部的工作频率为300MHz的要求。

关键词： “Cache+RAM”结构缺失流水线写缓冲写合并跨边界访问 EDMA访问数据一致性