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高速串行链路发射机的设计

高速串行链路发射机的设计

作者：汤捍淳上海交通大学

学位级别：硕士

随着信息时代对数据传输的速率需求逐渐提升,高速串行链路因为其优良的传输特性被得到越来越广泛的应用。随着数据传输速率的进一步提高,四电平幅度调制技术（PAM-4）因为其对信道带宽要求相对较低的特性,在高速串行链路中被受到越来越... 详细信息

随着信息时代对数据传输的速率需求逐渐提升,高速串行链路因为其优良的传输特性被得到越来越广泛的应用。随着数据传输速率的进一步提高,四电平幅度调制技术（PAM-4）因为其对信道带宽要求相对较低的特性,在高速串行链路中被受到越来越多的重视。本文的研究目标为设计一款同时支持NRZ与PAM-4两种码制的SerDes发射机,发射机最高数据传输速率达到32Gb/s。实现一款支持双模的高速SerDes发射机,发射机架构的设计至关重要。传统的SerDes发射机使用直接相加法实现发射信号的前馈均衡功能,这种架构的SerDes发射机在高速下功率较高,且难以支持多种模式。本文使用一种间接查表法的方式来实现信号的前馈均衡,利用低速并行信号查表得到输出幅度控制字,并被后级的驱动器转化为模拟电平输出。间接查表法将均衡的工作移至低速下完成,在降低功耗的同时,可以很容易的实现NRZ与PAM-4两种信号码制的调制。本文基于间接查表法设计SerDes发射机的系统架构,对发射机驱动器的阻抗匹配与输出电平可调的解决方案进行研究,并以低功耗、高速率为目标,对发射机串化器与时钟路径等关键电路进行设计与优化。本文采用6比特堆叠式电压模驱动器的结构,查表模块可以实现对NRZ信号的4抽头前馈均衡以及对PAM-4信号的2抽头前馈均衡。对发射机整体进行电路设计、版图绘制以及后仿真,发射机可分别输出16Gb/s的NRZ信号与32Gb/s的PAM-4信号。由仿真结果可以看出,发射机通过奈奎斯特频率处损耗达到15dB的真实信道时,闭合的信道输出眼图能重新张开,眼图高度分别为126mV和24mV,发射机对于NRZ信号和PAM-4信号的能量效率分别为2.38pJ/bit和1.19pJ/bit。与近些年国际会议上的参考论文进行比较,可以发现本发射机设计在能量效率上有所提高。

关键词：高速串行链路发射机前馈均衡四电平幅度调制双模

基于FPGA实现高速串行链路数据恢复的方法

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计算机测量与控制 2011年第1期19卷 219-221页

作者：曲伟孙志安中国船舶重工集团公司江苏自动化研究所江苏连云港222006

为解决高速串行链路数据时钟异步时数据恢复问题,提出了基于FPGA的高速串行链路数据恢复方案,设计了本地时钟与锁相环输出时钟组成的混合时钟域,阐述了在不同相位高速串行数据采样原理与采样过程,分析了采样位置判决原理与数据有效判别... 详细信息

为解决高速串行链路数据时钟异步时数据恢复问题,提出了基于FPGA的高速串行链路数据恢复方案,设计了本地时钟与锁相环输出时钟组成的混合时钟域,阐述了在不同相位高速串行数据采样原理与采样过程,分析了采样位置判决原理与数据有效判别方法,实现了高速串行链路数据的恢复;通过逻辑仿真与试验验证,在时钟速率与数据速率不同的情况下,该方法能够有效恢复串行数据,数据速率可达400Mb/s,在数据通讯领域有广泛应用前景。

关键词：高速串行链路数据恢复 FPGA

25 Gbps跨背板高速串行链路信号完整性设计

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25 Gbps跨背板高速串行链路信号完整性设计

作者：蒋炜哈尔滨工业大学

学位级别：硕士

随着全球互联网应用的飞速发展和数据量的急剧膨胀,数据中心需要具备更大交换容量和更高转发性能的新一代核心交换机,目前其带宽升级的前沿研究集中于25 Gbps跨背板高速串行链路的设计与实现,也即本文的研究对象。高速信号在传输过程中... 详细信息

随着全球互联网应用的飞速发展和数据量的急剧膨胀,数据中心需要具备更大交换容量和更高转发性能的新一代核心交换机,目前其带宽升级的前沿研究集中于25 Gbps跨背板高速串行链路的设计与实现,也即本文的研究对象。高速信号在传输过程中因会受到损耗、反射和串扰等问题的影响,破坏信息传递的准确性和完整性,且随着信号速率的提升和传输环境的复杂而更加突出。本文针对以上问题进行高速串行链路的信号完整性设计,以25 Gbps跨背板高速串行链路的无源和有源设计为基础,采用无源通道优化、有源中继优化和较优参数配置等优化方法,通过仿真和测试相结合的手段,保证25 Gbps串行信号的准确传输,为系统运行留有裕量,并针对相应的设计和优化方法展开研究。本文进行了25 Gbps SerDes的选型和SI配置研究,通过测试实验评估得到其常温最大驱动能力;结合前沿高速信号传输研究进展,完成了包括层叠设计、AC耦合电容的设计与选择、过孔参数设计和连接器选型等高速无源通道设计;进行了过孔反焊盘优化研究,通过引入等效差分过孔模型进行优化参数预计算,提高了优化效率,并对四种不同过孔反焊盘形状的优化方案进行了设计对比,通过仿真给出了结果验证;展开了AC耦合电容阻抗一致性优化研究,探讨了AC耦合电容相邻参考层挖空区域形状设计方案,设计对比了五种优化方案并进行了仿真验证;对比了三类高速串行链路有源优化方法并确定了有源中继优化方案,针对Retimer不同的CDR架构进行了对比分析,从SI性能的角度展开了全链路配合的应用研究,进行了具体的芯片方案确定,给出了测试实验验证结果;讨论了基于Green Box的全链路较优参数配置方法,采用了基于参数收敛法和交叠法的Green Box解决方案对链路参数进行配置。另外,本文搭建了系统平台进行全链路测试,结果表明,经设计、优化和配置后的25 Gbps跨背板高速串行链路很好满足了最终设计要求,实现了系统的稳健运行。本文为25 Gbps跨背板高速串行链路信号完整性设计提供了端到端解决方案,为实际工程提供了理论指导和依据。

关键词：高速串行链路信号完整性无源优化 retimer greenbox

10Gbps跨背板高速串行链路信号完整性研究

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10Gbps跨背板高速串行链路信号完整性研究

作者：郑元元上海交通大学

学位级别：硕士

随着近几年智能电子产品朝着高密度、高速度的方向快速发展,通信总线速度的限制已成为制约带宽扩展的瓶颈,而影响速度提高的一个重要因素是通信总线的信号完整性问题。为满足日益增加的带宽需求,当今越来越多通信系统采用背板加子板的... 详细信息

随着近几年智能电子产品朝着高密度、高速度的方向快速发展,通信总线速度的限制已成为制约带宽扩展的瓶颈,而影响速度提高的一个重要因素是通信总线的信号完整性问题。为满足日益增加的带宽需求,当今越来越多通信系统采用背板加子板的设计架构。其中用以实现板间信号传递的高速串行总线,需要在各种媒介中完成长距离传输,传统设计方法中,由于信号传输通道的阻抗连续性差、高频损耗严重,会造成传输速率和距离受限,给系统的信号完整性设计带来极大挑战。本文通过理论与仿真相结合,完成一个总长度达到32英寸的10Gbps SRIO跨背板串行链路的方案设计,通过仿真得出设计规则并指导设计完成。首先对传输通道细节加以优化,提出适合本设计的差分耦合模式、相位偏差补偿、跨平面分割、AC耦合电容优化的设计方案。其次对差分过孔建模仿真,比较得出较小损耗过孔几何结构,对过孔残桩、无功能焊盘的去留加以分析,并研究接地过孔的回流改善能力。然后对PCB板材进行分析,研究铜箔粗糙度、介电常数、损耗因子及玻纤效应的影响。最后讨论预加重和均衡对10Gbps串行链路长距离传输的重要性。本课题的实验基于场与电路协同仿真技术,利用Ansys高频电磁仿真工具SIwave和Mentor仿真工具Hyperlynx对无源链路各项细节进行建模仿真并比较结果参数,得出经过全链路优化设计后的传输通道较传统设计在插、回损及阻抗的连续性上均有大幅改善,从而使整个通道的S参数满足了10Gbps SRIO协议的要求标准。其中在奈奎斯特频点上插损改善了10.92dB,回损改善了16.08dB。最后将优化后无源链路的S参数导入ADS电路仿真工具中构建完整仿真链路模型进行时域仿真,所得眼图的眼宽眼高分别为44.5ps和170mv。通过采用预加重和均衡技术,将眼宽和眼高进一步提高到69ps和439mv,从而很好的满足了芯片的采样要求。本文结合实际项目设计,在时域和频域中分别验证了传输通道优化措施的有效性,得出适合高速电路设计的方案,旨在为今后高速长链路系统信号完整性设计提供具有指导意义的方法学。

关键词：高速串行链路信号完整性损耗散射参数

基于信道工作容限（COM）的高速串行链路的设计与优化

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基于信道工作容限（COM）的高速串行链路的设计与优化

作者：孙煜程东南大学

学位级别：硕士

近年来,随着5G以及物联网的兴起,人们对以太网通信的数据传输速率的要求越来越高,相应地,背板通信作为以太网通信的主要通信方式也在迅速发展,而作为背板通信的重要一环,背板信道的重要性正逐渐引起人们的重视。在这种背景下,以往的信... 详细信息

近年来,随着5G以及物联网的兴起,人们对以太网通信的数据传输速率的要求越来越高,相应地,背板通信作为以太网通信的主要通信方式也在迅速发展,而作为背板通信的重要一环,背板信道的重要性正逐渐引起人们的重视。在这种背景下,以往的信道规范在指导信道制作时往往会导致过度设计,因此研究合适的信道特征表示方法具有重要的应用价值。本文首先研究了高速串行链路的信号完整性,接着介绍了用于消除码间干扰的均衡器,在次基础上引入了评估信道的一个重要参数:信道工作容限(COM),然后进行了基于COM的高速串行链路的建模以及仿真。首先是通过改变COM模型中的封装传输线长度以及串扰模拟不同的信道仿真COM对于不同影响因素的变化情况,接着通过对传统的基于BER的眼图分析工具进行参数调整使得其能够与COM进行比较,进而分析COM以及眼图分析工具在评估信道时的异同,得出COM分析信道的有效性。最后通过改变NRZ情况下串行链路的配置,包括封装、TX均衡器、RX均衡器以及噪声和抖动的模型以使COM模型能够满足PAM4信令情况下的传输要求,给出了25GBd速率下的PAM4串行链路的参考设计,进而使链路传输的信号速率提高一倍。除此之外,本文还介绍了基于TSMC 90nm工艺的20Gb/s的判决反馈均衡器(DFE)。通过对不同的DFE结构进行分析比较,选取了半速率预处理DFE结构作为本文的DFE结构。前仿结果表明,经过背板信道的20Gb/s伪随机序列,码间干扰严重,眼图基本已经闭合,在经过DFE均衡之后,信号得到恢复,眼图得到了一定的改善,表明本文的DFE能够减小码间干扰,提升信号质量,改善信号眼图。在信号速率不断增加的背景下,本文研究的内容对于高速系统设计有一定的指导作用,对系统工程师和芯片工程师的合作设计提供了一个重要的平台。

关键词：高速串行链路信道工作容限判决反馈均衡器误码率

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串行链路中高速信号仿真技术研究

串行链路中高速信号仿真技术研究

作者：巴洒南京航空航天大学

学位级别：硕士

在半导体工艺蓬勃发展的今天,芯片高度集成化,其信号的最高接口速率已经达到几十吉赫兹,而印制电路板(PCB)相关工艺发展则较为迟缓,并不能像半导体工艺般呈现摩尔定律的发展趋势,难以与芯片的设计工艺相匹配。高速率信号在PCB高损耗的... 详细信息

在半导体工艺蓬勃发展的今天,芯片高度集成化,其信号的最高接口速率已经达到几十吉赫兹,而印制电路板(PCB)相关工艺发展则较为迟缓,并不能像半导体工艺般呈现摩尔定律的发展趋势,难以与芯片的设计工艺相匹配。高速率信号在PCB高损耗的链路上进行长距离传输,由于损耗、反射、串扰等引起的信号完整性(SI)问题很大程度上会导致信号失真,在各个负载端不能完全复原完整的驱动端信号。随着现阶段互联网数据量的持续快速膨胀,路由器和交换机等高速率通信设备的研究与设计非常重要,其核心部分的高速串行链路成为主要的技术实现难点。论文基于SI理论,依据CEI-25G-LR标准对高速串行链路的关键组成部分进行三维电磁建模、仿真,以及总体优化设计,完成了高速信号的仿真技术分析。主要工作是基于高速串行链路研究精确化建模方法,结合高速串行协议标准,对差分传输线、PCB层叠、差分过孔、AC耦合电容都给出了设计参数,最终达到全通道的性能指标,为实际工程设计提供了重要的参考价值。论文的主要工作和创新点如下:(1)对链路进行分级处理,确定了差分传输线的基本参数通过对不同的链路进行分级处理,确定了差分传输线的基本参数,仿真分析了其在不同参考平面下的损耗及串扰的实际情况,给出了PCB的层叠设计。(2)建立了差分过孔及AC耦合电容结构的参数化模型对差分过孔结构进行参数化建模,通过所设计的过孔参数分析其寄生效应对实际电路上升时间变化的影响,同时对差分过孔进行了背钻去残桩处理和反焊盘结构优化,仿真分析对通道性能影响,给出相应眼图的分析变化。对AC耦合电容结合差分过孔的结构进行参数化建模,优化了水平矩形反焊盘挖空区域,结合眼图进行分析确定了AC耦合电容在实际电路中的摆放位置。(3)对高速串行链路进行整体级联,建立全通道的等效电路模型对链路进行整体级联,建立全通道的等效电路模型,仿真了时域反射特性,并级联S参数模板得到无源通道的差分损耗特性,差分回损在频率6.45GHz以内不低于-12dB,差分插损在15GHz以内未劣于-30dB,整体曲线满足设计要求。最后加入100G以太网要求的64B66B随机比特流,对全通道进行有源优化仿真分析,对比了逐比特模式和统计眼图模式的求解差异性,确定了适合的仿真比特流长度,并通过预加重和三种均衡方式对通道传输性能进行优化,得到最终眼图和通道响应曲线。

关键词：高速串行链路信号完整性等效电路模型眼图无源通道有源优化

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高速串行数据传输链路中固定延时设计

测控技术 2016年第2期35卷 44-47页

作者：邓彬伟刘天宽湖北理工学院电气与电子信息工程学院湖北黄石435003 南卫理公会大学物理系美国得克萨斯州达拉斯75275

在高能物理实验中,由于需要预测数据传输时间,触发器和高速数据传输系统需要具有固定延时的串行链路。然而,当前嵌入在最新一代可编程逻辑门阵列(FPGA)中的高速收发器通常是不带固定延时能力的。给出了基于LOCic编解码器的固定延时传输... 详细信息

在高能物理实验中,由于需要预测数据传输时间,触发器和高速数据传输系统需要具有固定延时的串行链路。然而,当前嵌入在最新一代可编程逻辑门阵列(FPGA)中的高速收发器通常是不带固定延时能力的。给出了基于LOCic编解码器的固定延时传输设计。讨论了LOCic解码器中帧头位置鉴别寄存器与数据串行传输相位延时间的关系。实验和测试结果表明给出的固定延时设计简单,可靠可行。

关键词：高速串行链路 LOCic 固定延时 FPGA

一种基于新体系结构的空间固态记录器原型系统

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电子学报 2008年第2期36卷 285-290页

作者：张科郝智泉王贞松中国科学院计算技术研究所普适计算研究中心

为适应未来对地观测卫星系统对数据吞吐速率和通信带宽的增长需求,本文提出并实现了一种基于新体系结构的,由若干存储模块依靠高速串行互连构成的空间固态记录器原型系统.存储模块采用DDR SDRAM提高吞吐率,配置高速串行接口完成模块间互... 详细信息

为适应未来对地观测卫星系统对数据吞吐速率和通信带宽的增长需求,本文提出并实现了一种基于新体系结构的,由若干存储模块依靠高速串行互连构成的空间固态记录器原型系统.存储模块采用DDR SDRAM提高吞吐率,配置高速串行接口完成模块间互连,利用单数据总线、双地址总线的存储拓扑结构增加模块内部存储容量,并使用可编程逻辑器件FPGA管理和控制存储资源.同时,应用多层次通信接口协议保证通信链路质量.单模块存储容量可达8GB,访存带宽可达3.2GBps,物理通信带宽高达25Gbps.模块间的高速串行链路误码率可低于10-11.

关键词：固态记录器高速串行链路存储模块可编程逻辑器件FPGA DDR SDRAM存储控制器

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空间相机检测设备的高速信号传输技术

华中科技大学学报（自然科学版） 2015年第7期43卷 72-76,108页

作者：唐晓庆邹炼田茂谢桂辉武汉大学电子信息学院湖北武汉430072

为了验证及评估空间相机检测设备的高速串行信号传输的可靠性,提出了对设备的高速信号链路进行建模及协同仿真的方法.首先建立了高速串行信号链路的混合模型,包括高速收发器通用模拟电路仿真器(HSPICE)模型、收发器晶片到封装焊球之间... 详细信息

为了验证及评估空间相机检测设备的高速串行信号传输的可靠性,提出了对设备的高速信号链路进行建模及协同仿真的方法.首先建立了高速串行信号链路的混合模型,包括高速收发器通用模拟电路仿真器(HSPICE)模型、收发器晶片到封装焊球之间键合线的RLGC模型、仿真软件SIwave提取的印制电路板(PCB)布线的S参数模型和SATA连接器及其线缆的S参数模型.然后基于ADS仿真平台,通过频域的S参数仿真和时域的眼图仿真,分析了整个信号链路以及各互联结构对高速信号传输的影响.频域和时域仿真结果均表明该传输链路支持3.125Gbit/s的传输协议RapidIO最高传输速率,系统实际测试的误码率低于1×10-14.提出的建模与仿真方法也适用于其他各种高速串行传输系统.

关键词：空间相机高速串行链路信号完整性建模电磁仿真 S参数眼图