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NVDIMM固态盘的闪存芯片控制器与可靠性研究

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NVDIMM固态盘的闪存芯片控制器与可靠性研究

作者：张煜国防科技大学

学位级别：硕士

大数据时代下,随着数据的迅速增长,计算机系统面临着越来越大的性能挑战。近年来,处理器与内存技术不断进步,为处理海量的数据提供了有力的硬件支持,而传统的外部存储介质,如磁盘,发展相对缓慢并且在性能上与内存差距四个数量级以上,逐... 详细信息

大数据时代下,随着数据的迅速增长,计算机系统面临着越来越大的性能挑战。近年来,处理器与内存技术不断进步,为处理海量的数据提供了有力的硬件支持,而传统的外部存储介质,如磁盘,发展相对缓慢并且在性能上与内存差距四个数量级以上,逐渐无法满足现代应用对外部存储性能的需求。因此,闪存固态盘以其性能高、容量大、性价比高等特点,作为外部存储介质,逐渐得到了广泛的认可与应用。但是,现阶段闪存固态盘依旧存在着性能与可靠性方面的不足。在性能方面,闪存固态盘一般使用SATA或PCIE接口,因此处理器必须通过外存总线访问固态盘,较长的访问路径增加了访问延迟。近年,SNIA组织制定了NVDIMM标准,通过使用内存接口直接将固态盘插在内存插槽上,处理器通过内存总线访问固态盘,缩短处理器访存路径,降低访问延迟。NVDIMM标准的出现为设计更高性能的闪存固态盘提供了一种有效的方法,在本文中:(1)基于NVDIMM-P标准协议设计闪存固态盘,固态盘使用DDR3内存接口,盘内闪存存储阵列使用eMMC闪存芯片,并使用DRAM作为高速缓存,存放热点数据,与eMMC闪存阵列构成二级混合存储架构,进一步提高固态盘性能。使用软硬件协同设计的方式设计固态盘中主控制器,完成接口信号解析、盘内缓存调度以及闪存芯片访问等操作。(2)基于eMMC5.1接口协议,深入分析eMMC闪存芯片的工作方式以及总线操作。并根据固态盘整体设计对闪存阵列的性能要求,设计高速eMMC读写控制器,对芯片接口信号进行解析以及控制,实现HS400模式下eMMC闪存芯片与控制器间的通信,最终通过板级测试验证eMMC闪存芯片的初始化、读数据与写数据操作的正确性。在可靠性方面,研究闪存scrubbing策略,在eMMC读写控制器空闲时,对eMMC闪存芯片中数据进行检测,并纠正因为长期数据滞留引起的位错误,减少不可纠正错误的产生。并针对闪存介质的特性,优化传统的scrubbing技术,并通过构造模拟器测试优化效果。

关键词： NVDIMM eMMC eMMC控制器闪存可靠性 scrubbing

3D NAND固态硬盘层间差异感知模型与数据放置研究

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3D NAND固态硬盘层间差异感知模型与数据放置研究

作者：唐杰文西南大学

学位级别：硕士

3D NAND闪存堆叠架构为提高闪存的容量和进一步降低单位比特价格提供了一个有前景的解决方案。但是这种架构带来了新的可靠性挑战,尤其是由电荷泄漏引起的保留错误,这是高密度闪存中造成读取重试的主要原因。本论文基于3D NAND闪存,针... 详细信息

3D NAND闪存堆叠架构为提高闪存的容量和进一步降低单位比特价格提供了一个有前景的解决方案。但是这种架构带来了新的可靠性挑战,尤其是由电荷泄漏引起的保留错误,这是高密度闪存中造成读取重试的主要原因。本论文基于3D NAND闪存,针对保留干扰问题从以下几个方面展开了研究与探讨。(1)闪存块是闪存进行一次完整写操作与擦除操作循环的最基本单位,本文提出了一个以闪存块为粒度的保留干扰模型,用于估计由保留干扰引起的比特位错误。该模型考虑到了闪存块内部层与层之间的干扰、闪存的早期保留损失、写/擦除次数和3D NAND闪存的数据保留时间等因素。并通过四个主流商业3D NAND闪存产品作为研究案例,验证了该数学模型的可靠性与准确性。(2)在3D NAND闪存中,制造工艺引起了层性能变化,导致闪存块内部在垂直方向上不同层的闪存单元之间出现明显的原始误码率(RBER)差异。本文研究了3D NAND闪存层与层之间错误率变化因素,根据错误率变化共性,进一步完善块级别的保留干扰模型,得到层级别的保留干扰模型。并根据不同闪存层所需的纠错码(ECC)时间开销,将不同性能的闪存层进行了分类。(3)基于3D NAND闪存中层性能差异与层分类,以及I/O数据的不均衡访问的特性,本文根据数据访问热度和层间性能差异设计了一种数据放置机制以提高3D NAND闪存的读取性能。提出的机制将频繁访问的数据尽可能放置在有收益的闪存层,而将不频繁访问的数据放在负收益的闪存层。(4)使用基于真实磁盘的工作负载进行实验,结果证明本文提出的机制有效地利用了层间性能差异的特征,相比于现有的3D NAND闪存的数据放置机制,本文提出的机制能够分别将固态硬盘平均读时延和平均I/O时延缩短12.9%和6.2%。

关键词：固态硬盘 3D NAND闪存闪存可靠性保留错误请求调度纠错码

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NAND闪存错误特性及缓解机制研究

NAND闪存错误特性及缓解机制研究

作者：高琦杭州电子科技大学

学位级别：硕士

近年来,随着大数据、云存储等新兴领域的发展,人们对于存储容量的需求越来越高。NAND闪存作为非易失性存储介质,由于其密度高、速度快和功耗低等优点,现被广泛使用在固态存储中。为了提高NAND闪存容量,闪存厂商们一直在减小存储单元尺... 详细信息

近年来,随着大数据、云存储等新兴领域的发展,人们对于存储容量的需求越来越高。NAND闪存作为非易失性存储介质,由于其密度高、速度快和功耗低等优点,现被广泛使用在固态存储中。为了提高NAND闪存容量,闪存厂商们一直在减小存储单元尺寸、提高多值存储位数以及增加三维堆叠层数等方面进行努力。随着闪存存储密度的增加,闪存的可靠性却在不断降低,原始误码率变的越来越高。闪存通常采用纠错码(Error Correcting Code,ECC)来进行纠错,但纠错码的纠错能力通常是有限度的。因此,面对实际复杂的闪存错误特性场景,研究相应的错误缓解机制就显得尤为重要。本文主要研究了3D NAND闪存相关的错误特性,并在错误特性研究的基础上提出了相应的错误缓解机制。本文的研究内容主要有:1.基于固件搭建了NAND闪存测试平台。在基于测试平台硬件运行逻辑和寄存器控制原理的基础上,结合闪存芯片的特征功能和闪存操作的时序逻辑,对测试平台进行了固件的设计和开发,为NAND闪存错误特性及缓解机制的研究奠定了基础。2.研究了基于闪存结构磨损的擦写循环特性和数据保留特性。在研究擦写循环特性时,通过实验分析了该错误特性在不同闪存颗粒类型下的错误情况;提出了应用BCH码的ECC缓解机制,验证了ECC机制的纠错强度和对擦写循环特性的纠错效果。在研究数据保留特性时,通过实验分析了该错误特性在不同擦写次数下随数据保留时间的错误情况;提出了自动重读校准(Automatic Read Retry Calibration,ARRC)缓解机制,验证表明相比于单纯的ECC机制,ARRC机制的纠错效率能综合提高90%以上。3.研究了基于闪存结构排布的开放块特性和数据样式特性。在研究开放块特性时,通过实验分析了该错误特性在闪存页分布中的影响范围;提出了自调整读偏移(Self-Adjusting Read Offset,SARO)缓解机制,验证表明SARO机制结合ECC机制,闪存页的错误比特数基本可以被完全纠正。在研究数据样式特性时,通过实验分析了该错误特性对不同类型闪存页错误分布的影响情况;提出了数据安全随机化(Data Security Randomization,DSR)缓解机制,验证表明DSR机制下不同类型闪存页的错误占比差异可减小至10%以内。

关键词： 3D NAND Flash 闪存可靠性错误特性错误缓解

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固态硬盘的重读算法优化研究

固态硬盘的重读算法优化研究

作者：刘成华中科技大学

学位级别：硕士

近年来,固态硬盘制造商通过使用多层存储单元等先进存储技术提高闪存存储密度,降低固态硬盘生产成本,但这些技术使得固态硬盘的数据可靠性不断降低。面对日趋严重的可靠性问题,固态硬盘采用重读方法解决纠错码不可校正的数据错误。重读... 详细信息

近年来,固态硬盘制造商通过使用多层存储单元等先进存储技术提高闪存存储密度,降低固态硬盘生产成本,但这些技术使得固态硬盘的数据可靠性不断降低。面对日趋严重的可靠性问题,固态硬盘采用重读方法解决纠错码不可校正的数据错误。重读方法包含多个重试步骤,每次重试步骤会调整读参考电压来重新读取数据,使得纠错码能够校正数据的比特错误。重读方法虽然空间开销小,但是会引入更严重的读干扰问题,而且还会显著增加固态硬盘的请求响应时间。为改善现有重读方法的性能,提出了一种自适应快速重读算法。自适应快速重读算法利用两种特征,即闪存的重试次数差异特征和逻辑地址的访问频率差异特征,来优化现有重读算法的性能。首先,在闪存芯片中统计得到的重试次数列表中,根据闪存块的擦写次数和保留时间确定重读的最小重试次数。然后利用最小重试次数,在部分重试步骤中跳过纠错码校正操作,直接进行下一步重试,从而避免不必要校正操作。最后,统计请求的逻辑地址的访问频率来确定读请求热度,分别对热请求和冷请求执行快速重读算法和管道重读算法,从而进一步降低读响应时间,减少读刷新次数。在MSRC负载数据上的实验结果表明,与管道重读算法相比,自适应快速重读算法在不同负载上平均减少了24.1%的读刷新次数,并且降低了4.4%的读响应时间;与常规重读算法相比,自适应快速重读算法能够降低19.1%的读响应时间。实验表明了自适应快速重读算法能够有效减少读刷新次数,降低读响应时间,优化固态硬盘的读性能。

关键词：固态硬盘闪存可靠性重读冷热数据识别读刷新