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文献类型

  • 6 篇 期刊文献

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  • 6 篇 电子文献
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主题

  • 6 篇 并行加法器
  • 1 篇 跳跃进位
  • 1 篇 信号处理系统
  • 1 篇 并行处理
  • 1 篇 滤波器设计
  • 1 篇 电路
  • 1 篇 计算机系统
  • 1 篇 kogge&stone算法
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  • 1 篇 解扩
  • 1 篇 信号处理机
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  • 1 篇 图象传感器
  • 1 篇 代码生成
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  • 1 篇 fpga(现场可编程逻...
  • 1 篇 单精度

机构

  • 1 篇 国防科技大学
  • 1 篇 航天部七七一所
  • 1 篇 西安电子科技大学
  • 1 篇 广东科学技术职业...
  • 1 篇 哈尔滨工业大学
  • 1 篇 河北工业大学
  • 1 篇 北京理工大学

作者

  • 1 篇 田红丽
  • 1 篇 许琪
  • 1 篇 杨银堂
  • 1 篇 赵红东
  • 1 篇 杜平
  • 1 篇 孙旭光
  • 1 篇 张悦
  • 1 篇 孙永节
  • 1 篇 安印龙
  • 1 篇 毛志刚
  • 1 篇 闫会强
  • 1 篇 来逢昌

语言

  • 6 篇 中文
检索条件"主题词=并行加法器"
6 条 记 录,以下是1-10 订阅
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并行加法器的研究与设计
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晋中师范高等专科学校学报 2003年 第4期20卷 330-334页
作者: 安印龙 许琪 杨银堂 航天部七七一所 陕西西安710054 西安电子科技大学 陕西西安710071
首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器
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一种用于高速地址产生的32位加法器电路的实现
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计算机工程与科学 2006年 第4期28卷 74-76,79页
作者: 张悦 孙永节 北京理工大学珠海学院 广东珠海519085 国防科技大学计算机学院 湖南长沙410073
本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度,其进位电路中采用了动态门和多米诺逻辑。结果表明,在1.8v、0.18μm工艺下进行电路模拟,进行一次加法进位传递的时间为466ps。
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快速单精度浮点运算器的设计与实现
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河北工业大学学报 2011年 第3期40卷 74-78页
作者: 田红丽 闫会强 赵红东 河北工业大学计算机科学与软件学院 天津300401 河北工业大学信息工程学院 天津300130
浮点运算单元FPU(Floating-point Unit)在当前CPU的运算中地位越来越重要,论文中实现了一种基于FPGA的快速单精度浮点运算器.该运算器采用了流水线和并行计算技术,使得浮点数运算的速度有了显著的提高.在QUARTUSII 7.1系统上对运算器已... 详细信息
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用于高速运算单元的时钟延迟动态多米诺逻辑电路的设计
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微处理机 2002年 第4期23卷 14-16,20页
作者: 孙旭光 毛志刚 来逢昌 哈尔滨工业大学微电子中心 哈尔滨150001
时钟延迟多米诺逻辑是一种自定时的动态逻辑。时钟延迟多米诺逻辑门的输出信号是单向跳变的,但它可以提供倒相和非倒相的输出。使用这种动态逻辑可以大大提高运算电路的速度。本文通过一个64位的快速并行加法器的实现说明时钟延迟多米... 详细信息
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计算机及其系列、计算机系统与计算机网络
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电子科技文摘 2002年 第1期 131-132页
Y2001-62876 02014352000年 IEEE 信号处理系统专题会议录=2000 IEEEworkshop on signal processing systems[会,英]/IEEESignal Processing Society.—2000.—836P.(EC)本会议录收集了于2000年10月11~13日在路易斯安娜州召开的信号处... 详细信息
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码分射频识别系统相关解扩的实现
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移动通信 2015年 第2期39卷 79-81页
作者: 杜平 广东科学技术职业学院 广东广州510640
码分射频识别系统(CD-RFID)是将CDMA技术和RFID相结合的新技术,主要介绍了该系统中如何对扩展频谱进行解扩。通过对采用并行加法器计算相关值的方法进行详细阐述,并根据RFID系统远近场标签信号强度不同的特点,设计了通过阈值和相关峰值... 详细信息
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