检索结果-南通市图书馆

电子与信息学报 2004年第11期26卷 1778-1782页

作者：刘斌童胜白宝明西安电子科技大学综合业务网国家重点实验室西安710071

该文提出了一种构造不含小环的规则低密度校验(LDPC)码的代数方法,使用这种方法可以构造出最小环长为8的规则LDPC码,仿真结果显示,在AWGN信道中其性能优于随机构造的规则LDPC码。

关键词：低密度校验码因子图环迭代译码

基于FPGA的部分并行QC-LDPC译码器高效存储方法

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通信学报 2012年第11期33卷 165-170页

作者：袁瑞佳白宝明西安电子科技大学综合业务网国家重点实验室陕西西安710071 中电科技集团公司第54研究所通信网信息传输与分发技术重点实验室河北石家庄050002

针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器,提出了一种将译码准码字存储在信道信息和外信息存储块中的高效存储方法,该方法不需要额外的存储块来存储译码准码字,能够减少译码器实验所需的存储资源数量,并且有效降低了译码... 详细信息

针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器,提出了一种将译码准码字存储在信道信息和外信息存储块中的高效存储方法,该方法不需要额外的存储块来存储译码准码字,能够减少译码器实验所需的存储资源数量,并且有效降低了译码电路的布线复杂度。在Xilinx XC2V6 000-5ff1 152 FPGA上的实验结果表明,提出的QC-LDPC码译码器设计方法能够在降低系统的BRAM资源需求量的同时有效地提高系统的运行频率和译码吞吐量。

关键词： LDPC码译码器部分并行高效存储 FPGA实验

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基于FPGA的LDPC码编译码器联合设计

电子与信息学报 2012年第1期34卷 38-44页

作者：袁瑞佳白宝明西安电子科技大学综合业务网国家重点实验室西安710071 通信网信息传输与分发技术重点实验室石家庄050002

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行... 详细信息

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。

关键词：数字通信系统 LDPC码编码器译码器

面向B5G/6G的信息传输与接入技术专题序言

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西安电子科技大学学报 2020年第6期47卷 1-4页

作者：白宝明马啸陈文张朝阳西安电子科技大学综合业务网理论及关键技术国家重点实验室中山大学计算机学院上海交通大学电子信息与电气工程学院浙江大学信息与电子工程学院

随着第五代移动通信(5G)系统进入商用化阶段,世界各国已开始布署B5G/6G技术的研究,我国也于2019年正式启动6G技术研发。目前,5G的商业化应用主要集中于增强移动宽带(eMBB)场景,其传输和接入能力、能效及时延问题仍然是制约系统服务性能... 详细信息

随着第五代移动通信(5G)系统进入商用化阶段,世界各国已开始布署B5G/6G技术的研究,我国也于2019年正式启动6G技术研发。目前,5G的商业化应用主要集中于增强移动宽带(eMBB)场景,其传输和接入能力、能效及时延问题仍然是制约系统服务性能和运行效率的主要瓶颈。与此同时,作为支撑大规模物联网、工业互联网和智慧城市等典型应用的大规模机器类通信(mMTC)、

关键词：信息传输接入技术专题序言

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高斯干扰信道中基于速率分裂的译码次序算法

电子与信息学报 2013年第6期35卷 1388-1394页

作者：张博李勇白宝明周淑华西安电子科技大学综合业务网理论及关键技术国家重点实验室 96401部队山西大同大学教育科学与技术学院第二炮兵工程大学士官学院

针对高斯干扰信道,该文提出一种基于最大最小公平性的译码次序新算法。该算法通过采用速率分裂技术来提高系统和速率。基于该算法,推导出和速率近似最大的速率分裂层数表达式。数值结果表明,在一定干扰强度范围内的两用户对称高斯干扰... 详细信息

针对高斯干扰信道,该文提出一种基于最大最小公平性的译码次序新算法。该算法通过采用速率分裂技术来提高系统和速率。基于该算法,推导出和速率近似最大的速率分裂层数表达式。数值结果表明,在一定干扰强度范围内的两用户对称高斯干扰信道中,采用该译码次序新算法得到的和速率较已有的贪婪算法得到的和速率有明显提高,并随着干扰强度的增加,其和速率逼近Sason给出的和速率内界。

关键词：信号处理高斯干扰信道译码次序速率分裂和速率

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无线传感器网络码分复用方案性能分析

西安电子科技大学学报 2016年第3期43卷 6-12页

作者：岳婧白宝明西安电子科技大学综合业务网理论及关键技术国家重点实验室陕西西安710071

在无线传感器网络中,多组信源节点通过同一中继网络协助与各自目的节点进行通信.为了消除无线传感器网络目的端多个传输会话间的干扰,提出了一种并行会话模型下的网络码分复用方案并分析了方案的性能.利用低密度生成矩阵码的性质,计算... 详细信息

在无线传感器网络中,多组信源节点通过同一中继网络协助与各自目的节点进行通信.为了消除无线传感器网络目的端多个传输会话间的干扰,提出了一种并行会话模型下的网络码分复用方案并分析了方案的性能.利用低密度生成矩阵码的性质,计算等效接收向量.通过对方案软处理算法进行分析,明确编码设计准则.仿真结果表明,使用编码设计准则,可以有效地控制并行会话方案与串行会话方案间的误比特率性能差距.

关键词：无线传感器网络网络码分复用软处理算法对数似然比误比特率

干扰信道中基于竞争博弈的准最佳功率分配方案

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西安电子科技大学学报 2010年第1期37卷 23-27,48页

作者：景振海白宝明西安电子科技大学综合业务网理论及关键技术国家重点实验室陕西西安710071 中国电子科技集团公司第36研究所通信系统信息控制技术国家级重点实验室浙江嘉兴314000

频率选择性高斯干扰信道下多用户总速率最大化的问题被建模成一个带有补偿函数的非合作博弈模型.补偿函数也近似成子信道之间进行博弈的模型(子信道博弈).通过子信道之间的迭代计算,子信道博弈能够达到一个纳什均衡,也就是渐近最佳补偿... 详细信息

频率选择性高斯干扰信道下多用户总速率最大化的问题被建模成一个带有补偿函数的非合作博弈模型.补偿函数也近似成子信道之间进行博弈的模型(子信道博弈).通过子信道之间的迭代计算,子信道博弈能够达到一个纳什均衡,也就是渐近最佳补偿.接着提出了多领导斯坦克尔伯格均衡的概念,来描述带有渐近最佳补偿函数的非合作博弈的均衡点.利用凸优化技术,开发了一种迭代多水平面功率注水算法,来达到斯坦克尔伯格均衡.在该均衡点上,所有用户都会工作在准最佳速率区域边界上.仿真结果表明,迭代多水平面功率注水算法所能达到的总速率比迭代功率注水算法有明显的提高,并且能达到一个准最佳的可达速率区域.

关键词：干扰信道迭代注水分布式功率分配博弈论

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基于对称帧结构的联合频相估计

电子学报 2017年第11期45卷 2754-2760页

作者：余忠洋白宝明西安电子科技大学综合业务网理论及关键技术国家重点实验室陕西西安710071 通信网信息传输与分发技术重点实验室河北石家庄050081

针对短突发通信系统中联合频相估计的剩余频偏对相偏估计的影响,首次引入对称帧结构的概念.首先,基于一种通用(非对称)帧结构,给出了对称帧结构的概念,并推导出基于此结构的数据辅助和非数据辅助两种同步模式下的载波参数估计克拉美罗界... 详细信息

针对短突发通信系统中联合频相估计的剩余频偏对相偏估计的影响,首次引入对称帧结构的概念.首先,基于一种通用(非对称)帧结构,给出了对称帧结构的概念,并推导出基于此结构的数据辅助和非数据辅助两种同步模式下的载波参数估计克拉美罗界.然后,根据该对称帧结构下载波参数估计克拉美罗界的特征,提出了一种基于对称帧结构的联合频相估计.仿真结果表明,以基于最大似然准则的联合频相估计为例,相较于采用非对称帧结构的相偏估计,采用对称帧结构的相偏估计可以获得更低的均方误差和更大的抗频偏能力.

关键词：联合频相估计对称帧结构频相估计解耦合载波同步

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多层叠加LDPC码编码调制技术

电子学报 2009年第7期37卷 1536-1541页

作者：王秀妮马啸白宝明中山大学信息科学与技术学院广东广州510275 西安电子科技大学综合业务网国家重点实验室陕西西安710071

本文提出了一种多层叠加LDPC码编码调制系统.与传统的基于速率分配的多层编码调制技术相比,多层叠加编码调制系统具有很好的对称性和可扩展性.通过分析比较Turbo码译码算法与LDPC码的译码算法的复杂度,本文指出了多层叠加LDPC码编码调... 详细信息

本文提出了一种多层叠加LDPC码编码调制系统.与传统的基于速率分配的多层编码调制技术相比,多层叠加编码调制系统具有很好的对称性和可扩展性.通过分析比较Turbo码译码算法与LDPC码的译码算法的复杂度,本文指出了多层叠加LDPC码编码调制系统具有译码简单,易于实现的优点.实验结果表明,多层叠加LDPC码编码调制系统可以在不牺牲带宽的同时获得较好的性能.

关键词： LDPC码多层叠加编码调制 Turbo码

10Gbps LDPC编码器的FPGA设计

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电子与信息学报 2011年第12期33卷 2942-2947页

作者：袁瑞佳白宝明童胜西安电子科技大学综合业务网国家重点实验室西安710071 通信网信息传输与分发技术重点实验室石家庄050002

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行... 详细信息

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。

关键词：低密度奇偶校验(LDPC)码编码器高吞吐量