随着人工智能技术的迅速发展,智能硬件已经成为各行业中不可或缺的核心技术和基础设施。从智能手机到物联网设备,从工业自动化到智能交通,智能硬件的应用无处不在,正在不断地改变着我们的生活和工作方式。在智能硬件的内部结构中,常见的设计包括高速混合传输芯片,这些芯片同时集成了模拟电路和数字电路。然而,由于模拟域和数字域之间的混合特性,容易出现相互干扰的问题,如模拟信号串扰、时钟抖动、功耗增加和时序不稳定等。因此,在混合芯片的设计过程中,必须适当的调节模拟和数字时钟域相位,保证数据在跨模数时钟域传输的时候能正确传输。在这种情况下,延迟锁相环(DLL)作为调节模拟域和数字域时钟的关键组件变得尤为重要和必不可少。本文设计了一种模数混合延迟锁相环控制电路,包括相位量化器、延迟线、占空比调节电路和控制模块。其中,相位量化器包括高速XOR门、低通滤波器和闪存式模数转换器(flash ADC)。高速XOR门单元和低通滤波共同工作,用于将数字域和模拟域的相位关系转化为电压信号,flash ADC将电压电平量化为数字信号传输给控制模块。延迟线包括粗略延迟线和精细延迟线,用于缩短调控范围比和调节步骤。占空比调节电路保证经过DLL输出的时钟稳定。延迟线控制模块由有限状态机(Finite State Machine,FSM)、两个上下移位计数器、保护带和两个温度计译码器组成,通过flash ADC返回的相位差去实时调整延迟线的延迟量,FSM状态机实时追踪和保持高速混合传输芯片中模拟与数字时钟域之间的精确相位关系。最后基于12nm Fin FET工艺对该模数混合延迟锁相环控制电路进行了设计与验证,完成了逻辑综合与形式验证等相关工作,得到了初步的面积、功耗以及时序报告。该模数混合延迟锁相环控制电路在10GHz下,调整精度达到ps级,占空比偏差小于0.1%,能自动跟踪外部环境变化,使其在各种工作环境下均满足设计需求,尤其适用于高速高精度混合传输芯片。
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