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JTAG边界扫描时钟单元设计

小型微型计算机系统 1998年第2期19卷 38-43页

作者：于敦山沈绪榜西安微电子技术研究所

本文设计了一种通用的边界扫描时钟单元。这些单元可作为标准单元建立在标准单元库中以提高ＶＬＳＩ设计效率。同时讨论了两种用边界扫描技术测试高速芯片工作频率的方法。

关键词： JTAG 边界扫描单元 VLSI 设计

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高速并行BCH译码器的VLSI设计

北京大学学报（自然科学版） 2009年第2期45卷 233-237页

作者：金婕于敦山北京大学信息科学技术学院微电子系北京100871

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一... 详细信息

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理(4359,4320)BCH的译码器,结果表明在面积为0.31mm2时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。

关键词：并行BCH译码器判决树并行伴随式计算错误位置多项式

家庭网络中数字下变频器的设计与实现(英文)

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北京大学学报（自然科学版） 2006年第5期42卷 690-695页

作者：崔小欣于敦山盛世敏崔小乐北京大学信息科学技术学院微电子学系SoC实验室北京100871

基于经典的系统设计流程,设计并实现了一种应用于家庭网络核心SoC平台中无线通信系统接收机的专用数字中频下变频器。在系统级,利用系统建模工具MATLAB,完成了数字下变频器的行为建模及其功能划分;在电路级,完成了数字下变频器中主要功... 详细信息

基于经典的系统设计流程,设计并实现了一种应用于家庭网络核心SoC平台中无线通信系统接收机的专用数字中频下变频器。在系统级,利用系统建模工具MATLAB,完成了数字下变频器的行为建模及其功能划分;在电路级,完成了数字下变频器中主要功能模块的VLSI实现及其功能仿真。考虑到系统实现的复杂性及其硬件资源,对于数字滤波器,采用CSD和RAG等优化策略;对于数控振荡器,采用一种新型的结合LUT和CORDIC算法优点的混合算法实现方案。最后,搭建了基于XilinxVirtexIIXC2V1000-4FG256FPGA的家庭网络无线通信系统验证平台,完成了数字中频下变频器的功能验证。

关键词：数字下变频器模数转换器带通采样 CSD RAG 数控振荡器查找表 CORDIC

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一种适用于弱信号的混合差分位同步算法

西安电子科技大学学报 2016年第3期43卷 90-94,154页

作者：路卫军雷登云于敦山北京邮电大学电子工程学院北京100876 北京大学信息科学技术学院北京100871

在弱信号条件下，导航信号跟踪频率偏差大，针对传统位同步算法同步增益低，位同步时间长的缺陷，提出了一种混合差分位同步算法。该算法采用短的相干累加方法，提高了信号的相干增益；同时，利用远距离差分方法，该算法提高了位边界的... 详细信息

在弱信号条件下，导航信号跟踪频率偏差大，针对传统位同步算法同步增益低，位同步时间长的缺陷，提出了一种混合差分位同步算法。该算法采用短的相干累加方法，提高了信号的相干增益；同时，利用远距离差分方法，该算法提高了位边界的识别概率，从而提高位同步算法的增益。实验结果表明，该算法保持了良好的频率偏差容限，在 50Hz 的频率偏差范围内具备良好的同步性能。相较于传统的差分位同步算法，该算法的同步增益提高了3～7dB。

关键词：差分相干位同步低信噪比全球卫星导航系统接收机

水下声学调制解调器动态可重构数字系统设计与实现

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北京大学学报（自然科学版） 2013年第5期49卷 765-772页

作者：武玲娟崔小欣于敦山北京大学信息科学与技术学院微电子学系北京100871

提出一种动态可重构的水下声学调制解调器数字系统,此系统将调制、解调模块定义为可重构模块,根据水下声学信道的检测结果,动态调整其调制解调方式和数据率,以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的... 详细信息

提出一种动态可重构的水下声学调制解调器数字系统,此系统将调制、解调模块定义为可重构模块,根据水下声学信道的检测结果,动态调整其调制解调方式和数据率,以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证,结果表明功能正确,数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比,动态可重构的设计方法提高了算法设计的灵活性,节约了数字系统硬件实现的资源。

关键词：水声调制解调器动态可重构水下无线传感器网络嵌入式系统

32×8乘法器完成32×32乘加器的算法及实现

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微电子学与计算机 2002年第3期19卷 21-23页

作者：于敦山田泽北京大学微电子所中科院微电子中心

本文研究了用32×8乘法器完成32×32乘法累加器的算法实现。将32×8乘法器计算出的结果作为下一次32×8乘法计算的部分积来完成4次32×8乘法结果的累加操作,减小了硬件开销。同时为满足累加操作的需要,对Booth算法的补偿常数的数值也做... 详细信息

本文研究了用32×8乘法器完成32×32乘法累加器的算法实现。将32×8乘法器计算出的结果作为下一次32×8乘法计算的部分积来完成4次32×8乘法结果的累加操作,减小了硬件开销。同时为满足累加操作的需要,对Booth算法的补偿常数的数值也做了修正。

关键词： 32×8乘法器 32×32乘法累加器算法 SOC芯片微处理器

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Timed CSP在硬件高层设计中的应用

计算机工程 2006年第7期32卷 14-16页

作者：崔小欣于敦山崔小乐盛世敏北京大学信息科学技术学院微电子所北京100871

介绍了一种将TCSP语言用于硬件高层次系统设计的方法。该方法以HDL语言作为系统功能实现的核心,以TCSP语言作为系统高层次描述的外壳,从而弥补了HDL在高层形式说明和结构与实时功能表达方面的不足;同时该方法将时序与功能一体化描述,进... 详细信息

介绍了一种将TCSP语言用于硬件高层次系统设计的方法。该方法以HDL语言作为系统功能实现的核心,以TCSP语言作为系统高层次描述的外壳,从而弥补了HDL在高层形式说明和结构与实时功能表达方面的不足;同时该方法将时序与功能一体化描述,进一步丰富了硬件系统规格的内容,为复杂的硬件系统设计提供了一种可执行的规格说明方法。

关键词： Timed CSP HDL 高层次系统描述 SEC

根据数据统计特征的低功耗FFT处理器(英文)

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北京大学学报（自然科学版） 2008年第1期44卷 31-36页

作者：张师群于敦山盛世敏北京大学信息科学技术学院微电子学系北京100871

提出了一种基于SDF(single-pathdelay feedback)结构的低功耗FFT处理器。该FFT处理器使用了根据输入数据的统计分布特征的功耗优化方案。详细分析了该方法的优缺点,并提出了相应的改进方案。使用中芯国际0.18μm工艺设计实现了一个64点... 详细信息

提出了一种基于SDF(single-pathdelay feedback)结构的低功耗FFT处理器。该FFT处理器使用了根据输入数据的统计分布特征的功耗优化方案。详细分析了该方法的优缺点,并提出了相应的改进方案。使用中芯国际0.18μm工艺设计实现了一个64点的FFT处理器,通过比较发现对于特定的数据流,大约可以节省15%的功耗。

关键词：快速傅立叶变换低功耗数据统计特征

高灵敏度GPS接收机载波跟踪环路的设计优化与实现

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北京大学学报（自然科学版） 2011年第5期47卷 783-788页

作者：武玲娟崔莹莹路卫军于敦山北京大学信息科学技术学院微电子学系北京100871

基于高灵敏度GPS基带信号处理器,设计优化并实现了GPS载波跟踪环路。为了提高跟踪灵敏度,对鉴相器的性能、环路误差、环路参数进行了分析优化,并采用锁频环辅助锁相环结构,同时对于需要多个乘法器、除法器的模块采用分时共享技术,降低... 详细信息

基于高灵敏度GPS基带信号处理器,设计优化并实现了GPS载波跟踪环路。为了提高跟踪灵敏度,对鉴相器的性能、环路误差、环路参数进行了分析优化,并采用锁频环辅助锁相环结构,同时对于需要多个乘法器、除法器的模块采用分时共享技术,降低了资源消耗减小芯片面积。用Verilog硬件描述语言实现了所设计的载波跟踪环路,在ModelSim中完成了RTL级代码的逻辑和功能仿真,搭建了FPGA开发板验证平台,并使用GPS L1波段信号源进行性能测试。测试结果表明所设计的载波跟踪环路可达到25 dB-Hz的跟踪灵敏度。单通道载波跟踪环路基于SMIC 0.18μm工艺,Design Complier的逻辑综合面积为425555μm2。

关键词：全球定位系统(GPS) 高灵敏度载波跟踪锁相环(PLL) 锁频环(FLL)