具有多级界面势垒层结构的钙钛矿复合陶瓷的构筑及性能研究

作     者：谭君浪 

作者单位：云南大学 

学位级别：硕士

导师姓名：赵景畅

授予年度：2022年

学科分类：080901[工学-物理电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 0805[工学-材料科学与工程（可授工学、理学学位）] 

主      题：电介质陶瓷 CCTO 介电性能 IBLC NBLC 

摘      要：由于电子信息产业的发展,对电介质元器件的小型化、集成化、多功能化等提出了新的需求。但由于加工精度的限制,通过改善工艺以实现元器件的小型化已变得日益困难。因此,研究和发现具有巨介电性能的材料是解决这一问题的关键。目前CaCuTiO等复合钙钛矿巨介电陶瓷材料的性能来源仍存在争议。系统的研究其形成过程和机理依然具有重要意义。本文主要采用沉积氧化物的形式,通过两种路径合成具有多级界面势垒层电容结构的钙钛矿复合陶瓷,并研究了其相组成、微观结构、介电性能、形成过程及巨介电机理。1.利用在微米级CaTiO粉体颗粒的表面水热沉积纳米级的CuO和TiO,并在烧结过程中原位固相反应生成纳米的CaCuTiO区域。其中过量的部分TiO中的Ti占据V空位生成Ti(?))缺陷,与V(?))缺陷共同产生大量弱俘获电子,在晶粒内部形成纳米半导化区域。这使CaTiO基陶瓷的介电常数得到明显提升,在1 kHz下达到7.78×10。2.以纳米级的TiO作为原料,共沉积纳米级的Ca CO和CuO。煅烧后三者发生固相反应生成微纳米级CaCuTiO相。陶瓷烧结过程中未反应的TiO和析出的CuO阻碍了烧结过程中传质过程,使晶粒内部形成了类石榴状结构。其介电常数得以显著提升,在1 kHz下达到9.86×10,同时保持相对较低的介电损耗。3.纳米级的TiO作为原料,采用水热沉积纳米级的YO和CuO并烧结成瓷。由于YCuTiO存在1/3的A位为空位,导致Ti(?))缺陷的生成并产生更多的弱俘获电子,并使该复合陶瓷具有极高的介电常数,在1 kHz时为4.49×10。实验结论表明,晶粒内部的微纳米半导区共同构成了石榴型的结构。通过阻抗分析发现这些微纳米半导区之间存在一定的势垒并阻碍了弱俘获电子的定向移动,在晶粒内部形成了纳米/微米级的阻挡层电容结构。其与晶界势垒共同构成了多级界面势垒层电容结构,是本文中陶瓷巨介电性能的主要来源。此外,本文进一步研究了在ACuTiO复合钙钛矿陶瓷中构筑多级界面势垒层电容结构以提高介电性能的可行性。