阻塞毛刺的低功耗双边沿触发器设计关键技术研究

作     者：杨潇 

作者单位：合肥工业大学 

学位级别：硕士

导师姓名：黄正峰

授予年度：2021年

学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：双边沿触发器 低功耗 毛刺 时钟树 C单元 

摘      要：集成电路产业的飞速进步,不仅带来了集成电路与芯片的功耗问题,另一方面,以智能手机、平板电脑等为代表的便携式电子设备的大量应用,以及集成度和工作频率的迅速提高,都使人们对低功耗的需求越来越深。因此,集成电路的低功耗设计技术成为设计中越来越大的占比。触发器作为时序电路的重要组成部分,广泛分布于数字集成电路系统当中。关于低功耗高性能的触发器设计尤为重要。对于CMOS集成电路来说,有很多因素会影响其功耗,包括工作电压,时钟频率,信号的开关活动性等等。针对这些方面分别都有相应的低功耗设计技术去降低CMOS电路的功耗,比如采用更先进的集成电路制造工艺,使其工作电压以及节点电容减小;采用门控时钟技术,暂时关断不工作的晶体管与电路,降低内部节点的翻转频率等。在数字集成电路工作过程中,必不可少的会受到毛刺的影响。外部环境的干扰,上级组合逻辑产生的竞争冒险等都会使触发器的输入信号上存在大量的毛刺,这些毛刺传到触发器内部,不可避免地带来了额外的内部节点的充放电,使其功耗大幅度增加。针对上述问题,本文提出了阻塞毛刺的低功耗双边沿触发器设计,使用C单元作为基本构件来重新设计双边沿触发器的内部锁存器,防止输入信号中的毛刺被采样到触发器内部,降低了冗余跳变,大幅降低了触发器动态功耗。双边沿触发器能够在时钟的上升沿处和下降沿处都采样数据,因此只需要单边沿触发器一半的时钟频率即可实现相同的功能,能够有效降低时钟树功耗。基于PTM 32nm模型,本文使用HSPICE软件仿真了本文提出的双边沿触发器以及现有的双边沿触发器对比结构。充分的HSPICE仿真实验结果表明,在阻塞毛刺方面,本文提出的双边沿触发器实现了较好的效果,能够有效减少对电路的影响以及产生额外的功耗开销,同时在功耗、延迟、面积等指标上取得了很好的综合性能。与现有的10种双边沿触发器在相同的仿真条件下进行比较,本文提出的双边沿触发器电路总功耗平均降低了251.17%,延迟平均降低了9.71%,功耗延迟积平均改善了44.32%,同时,在输入信号存在毛刺,且毛刺的数量分别为较少和较多的情况下,电路功耗分别平均降低了43.62%和51.28%。详尽的工艺电压温度老化波动分析表明,该双边沿触发器对工艺、电压、温度、老化等波动不敏感。