可重构密码协处理器设计

作     者：李振斌 

作者单位：国防科学技术大学 

学位级别：硕士

导师姓名：李勇;陈小文

授予年度：2016年

学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

主      题：可重构 分组密码 Hash函数 真随机数 

摘      要：处理器内部密码算法的实现可以保证芯片数据通信链路信息安全。相比基于操作系统的软件实现,密码算法的硬件实现拥有处理速度快,安全性能高的特点。不同的安全应用领域衍生出多样的密码算法,不同算法操作表达的计算任务特征不尽相同,这些条件对硬件实现有众多的要求。指令集体系结构处理器由于结构固定,要表达出所有算法特征是不现实的,而且指令级别的算法逻辑设计复杂,吞吐率低。普通ASIC芯片面积小,吞吐率高,但是支持算法比较单一,灵活性差。针对芯片内部算法硬件实现时遇到的上述问题,本文针对某型号处理器在ASIC设计基础上融入了可重构思想,设计出一款可重构密码协处理器。本文的研究与工程实践如下:1)本文对典型的分组密码DES算法,AES算法,SM4算法,典型的Hash函数SHA进行了自身结构的可重构优化。在实现相同功能的同时,相对于这些算法在单独实现时的硬件开销,映射后的结构资源开销会减少50%,体现了可重构设计可以节省面积这一优点。2)根据密码算法中使用频率最高的操作设计出一种可重构密码基本单元模型——RU,并在此基础上作了针对不同性能的优化,映射分组算法时互连结构以高性能为主,映射Hash函数时,互连结构以低面积为主。3)设计出安全性能更高的真随机数发生器,它产生的序列不仅可以通过NIST随机性检测标准,SHA3-512的后续处理使得序列的安全级别达到2256,这具有很高的安全性。4)设计同步FIFO和异步FIFO,并对同步FIFO进行了端口时序逻辑的优化,使得端口更加适合高速场合。5)提出一种协处理器架构,它通过接收AXI总线配置信息可以高效、灵活地完成目的算法运算。