一种基于FPGA的AES加解密算法设计与实现
Design and implementation of AES algorithm based on FPGA作者机构：中国科学技术大学电子科学与技术系安徽合肥230026
出 版 物：《中国科学技术大学学报》 (JUSTC)
年 卷 期：2007年第37卷第12期
页 面：1461-1465页
核心收录：
学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）]
摘 要：设计了一种用于低端设备、低功耗的AES(advanced encryption standard)加解密硬件模块.混合设计加解密算法,减少了资源占用,使设备在较低的时钟频率下保持较高的性能,在20 MHz时,加解密速度仍可达128 Mbit/s.
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