0.6um工艺NMOS ESD保护电路版图优化
Layout optimization design for 0.6um GGNMOS ESD protection circuit作者机构：上海大学微电子研究与开发中心200072
出 版 物：《微计算机信息》 (Control & Automation)
年 卷 期：2008年第24卷第32期
页 面：289-291页
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学]
基 金：上海市科委AM基金(0504) 项目名称:深亚微米SOC设计中全芯片ESD仿真工具的研究 江苏省专用集成电路重点实验室开放课题(JSICK0402) 项目名称:高性能DDR2I/O中ESD电路设计与验证
摘 要：本文研究了在0.6um工艺下,数个版图参数对NMOS ESD保护器件性能的影响,并给出了这些版图参数适宜值的范围;提出了用于I/OPAD的ESD保护电路的版图优化方法,并证明了版图优化在提高ESD保护电路性能上的作用。
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