一种适于VLSI实现的并行乘法器结构
A Parallel Multiplier Configuration Suitable for VLSI Realization作者机构：无锡微电子联合公司
出 版 物：《固体电子学研究与进展》 (Research & Progress of SSE)
年 卷 期：1989年第9卷第2期
页 面：143-148页
核心收录：
学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）]
摘 要：本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行乘法器结构。该结构已用于16×16和12×12高速乘法累加器的全定制设计中。
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