Dup-Pack:基于CRIS的FPGA装箱方法

作     者：张作舟 王颖 周学功 王伶俐 童家榕 ZHANG Zuozhou;WANG Ying;ZHOU Xuegong;WANG Lingli;TONG Jiarong

作者机构：复旦大学专用集成电路与系统国家重点实验室上海201203 

出 版 物：《计算机工程与应用》 (Computer Engineering and Applications)

年 卷 期：2012年第48卷第14期

页      面：63-67,157页

核心收录：

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

基　　金：国家自然科学基金(No.61131001 No.61171011) 国家高技术研究发展计划(863)(No.2009AA012201) 

主　　题：装箱 电路改写 标准功能电路 现场可编程门阵列 

摘      要：设计了一种电路改写指令系统,并在CSPack算法的基础上提出了一种新的FPGA装箱方法Dup-Pack。Dup-Pack只需要改动指令流描述文件,就能实现对不同FPGA芯片的装箱。该方法采用将用户电路网表中的衍生逻辑单元替换为标准逻辑单元,再对标准逻辑单元进行装箱的方式,在实现高级逻辑功能装箱的情况下减少了样本电路总数。实验结果表明Dup-Pack的装箱结果相比较于T-VPack可减少11.26%的面积,在完成相同逻辑功能的情况下,较传统CSPack装箱速度提升2.77倍。