3D-SOI像素芯片逻辑层的设计与实现

作     者：郑炜达 周扬 卢云鹏 徐畅 周佳 章红宇 董静 董明义 欧阳群 

作者机构：中国科学院高能物理研究所 中国科学院大学 核探测与核电子学国家重点实验室 

出 版 物：《核电子学与探测技术》 (Nuclear Electronics & Detection Technology)

年 卷 期：2024年

学科分类：07[理学] 070202[理学-粒子物理与原子核物理] 0702[理学-物理学] 

基　　金：国家自然科学基金资助 项目批准号11935019 11575220 

主　　题：CEPC 顶点探测器 3D-SOI 芯片测试 

摘      要：环形正负电子对撞机（CEPC）实验对顶点探测器的空间分辨率提出了极为苛刻的要求。SOI像素传感器芯片CPV-4使用了3D堆叠技术来满足CEPC需要的高空间分辨率。本文主要研究在3D-SOI技术下CPV-4 的逻辑层电路设计与验证。逻辑层作为CPV-4 3D芯片的上层部分包含粒子击中信息的存储和读出功能，采用了紧凑的像素逻辑设计和高效的优先级编码读出逻辑设计。测试系统基于IPBUS协议实现了逻辑交互、数据传输和用户界面的软硬件功能，同时开发了模仿逻辑层功能和接口的仿真器模块（emulator）。通过对仿真器模块、单独的上层芯片、以及3D堆叠后的片上逻辑层进行对比测试，完整验证了片上逻辑层的电路功能，并证明了3D堆叠的键合、减薄和顶层金属化等工艺步骤对片上逻辑层没有不利影响。3D-SOI像素芯片的逻辑电路设计和3D堆叠技术研发取得了初步进展。