检索结果-南通市图书馆

作者：付存亮合肥工业大学

学位级别：硕士

据统计,中国有超过200万的自闭症儿童,且每年以近20万的速度增长。目前,自闭症尚无根治的方法,只能依靠干预手段来提高生活质量,然而由于自闭症的特殊性,获取新的技能需要大量的重复训练,传统的人工干预训练方式耗费时间长,干预效果差,... 详细信息

据统计,中国有超过200万的自闭症儿童,且每年以近20万的速度增长。目前,自闭症尚无根治的方法,只能依靠干预手段来提高生活质量,然而由于自闭症的特殊性,获取新的技能需要大量的重复训练,传统的人工干预训练方式耗费时间长,干预效果差,需要大量的人力物力支持,且无法重复再现逼真的技能训练情景。虚拟现实技术具有逼真度高、复现成本低、可重复性强等特点,可以针对自闭症儿童进行逼真情景模拟式的技能训练,且自定义性强、成本低,大大减少人力物力消耗。然而,运用虚拟现实技术对自闭症儿童进行干预训练国内尚无成熟的研究,国外的研究也仅限于简单初级的技能训练,且缺乏科学的训练方法支撑。基于此,我们开发了一款基于虚拟现实的自闭症儿童训练系统,并针对人工干预过程中最为困难的生活类技能,设计了火灾逃生、乘坐公交车出行、超市购物等三套训练课程。系统不仅在逼真的情景模拟基础上添加体感设备实现自然式的交互过程,降低操作及现实迁移难度,还结合自闭症干预中的关键反应治疗法,采用分步骤、分难度、逐步训练的方式,优化训练过程,提高训练效率。为了对系统的有效性加以研究验证,我们从当地的特教机构选取了三名自闭症儿童针对乘坐公交车技能展开了长达两个学期的训练实验。研究结果表明,通过系统的训练,三名儿童乘坐公交车的能力都得到了有效地提高,可以顺利地完成整个乘车的过程,部分儿童对乘车噪声敏感、对于乘车路线固定等问题也得到了有效地解决。同时,技能训练过程中所隐含的识别数字、遵守规则等能力,也通过系统得到了有效地训练,起到了附加的社会效果。

关键词：虚拟现实体感技术自闭症儿童

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基于CNFET的末级缓存设计与研究

基于CNFET的末级缓存设计与研究

作者：李莉合肥工业大学

学位级别：硕士

存储墙问题是限制处理器性能提升的关键问题之一,末级缓存(Last Level Cache,LLC)作为片上系统中容量最大的缓存,是影响处理器性能的关键因素。近年来,COMS的摩尔定律不再延续,碳纳米管场效应晶体管(Carbon Nanotube Field Effect Trans... 详细信息

存储墙问题是限制处理器性能提升的关键问题之一,末级缓存(Last Level Cache,LLC)作为片上系统中容量最大的缓存,是影响处理器性能的关键因素。近年来,COMS的摩尔定律不再延续,碳纳米管场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)由于具有速度快、功耗低的特点,成为CMOS技术的理想替代者之一,它特别适合设计耗电的LLC。然而,目前CNFET的制造过程中存在着严重的工艺偏差(process variation,PV),给基于CNFET的LLC带来巨大的性能损失。为了使基于CNFET的LLC最大限度的发挥出它的潜在优势,本文针对基于CNFET的LLC中的工艺偏差问题提出了一整套完整的解决方案。首先,本文利用LLC的延迟的不对称相关性,对于两种典型的LLC布局(CNT生长方向平行于字线和平行于位线),分别提出了可变延迟的Set(VAS)的LLC和可变延迟的Way(VAW)的LLC。对于VAS LLC,进一步提出了静态页面映射策略,以确保将最常用的虚拟页映射到速度快的缓存区域。类似地,对于VAW缓存,提出了延迟感知的LRU替换策略。此替换策略可以将最近最常用的数据块移动到速度快的缓存区域中。实验结果表明,与传统的基于CNFET的LLC设计相比,本文提出的两种优化后的可变延迟的LLC的性能平均提高了39%并且能耗平均降低了10%。其次,本文针对基于CNFET的非一致性缓存(NUCA)也提出了解决PV问题的方案。对于静态的非一致性缓存(S-NUCA),提出了Bank感知的静态非一致性缓存(BA-SNUCA),它使S-NUCA的每个Bank都是一个可变延迟的缓存。实验结果显示与传统的S-NUCA相比,BA-SNUCA的片上系统的IPC平均增加了7.5%,功耗平均降低了6.8%。对于动态的非一致性缓存(D-NCUA),我们提出了延迟感知的迁移策略。它使经常访问的数据朝着延迟小的Bank迁移。实验结果表明,与传统的逐级晋升的迁移策略相比,具有延迟感知的迁移策略的D-NCUA的片上系统的IPC平均提高了5.9%,功耗平均降低了5.3%。

关键词： CNFET 末级缓存工艺偏差

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PIM异构系统的任务调度方法研究

PIM异构系统的任务调度方法研究

作者：庞德松合肥工业大学

学位级别：硕士

随着现代社会进入大数据时代,各种数据密集型应用呈现井喷式发展,这使得“存储墙”问题变得越来越尖锐,内存内计算(Process in Memory)是可以有效的解决“存储墙”问题的新型计算架构。PIM结构的主要原理是将计算单元与存储单元紧密地... 详细信息

随着现代社会进入大数据时代,各种数据密集型应用呈现井喷式发展,这使得“存储墙”问题变得越来越尖锐,内存内计算(Process in Memory)是可以有效的解决“存储墙”问题的新型计算架构。PIM结构的主要原理是将计算单元与存储单元紧密地耦合在一起,从而消除访存带宽瓶颈的限制以及计算单元与存储单元的片间数据迁移所产生的开销。包含PIM结构的计算系统是一种新型的异构计算架构,今年来受到人们的持续研究,但是适用于PIM+CPU异构系统的任务调度模型,仍然缺乏相应的研究和关注。本文从两个方面对PIM+CPU异构系统进行了研究工作:第一,针对于PIM结构具有的高速度、低延迟的访存特性,建立了一个适用于PIM+CPU异构系统的任务调度模型,同时提出了一个以系统性能为优化目标的任务调度算法——PIM-FAST;第二,针对PIM+CPU异构系统的老化问题,从操作系统层面提出了一个缓解系统老化的任务调度算法——PIM-MTTF,以提升PIM+CPU异构系统的可靠性。为了增强PIM+CPU异构系统的性能,本文考虑多任务并行执行存在的访存竞争问题,为PIM+CPU异构系统建立了基于任务图量化模型和相应的任务调度算法。在该模型中,一个应用被拆分成很多个任务,根据考虑访存竞争的处理单元映射算法PIM-FAST,将每个任务映射到合适的处理单元(PIM或每个CPU核心)中执行,从而提升PIM+CPU异构系统的性能。实验数据表明,相比较面向传统异构系统的任务调度算法HEFT,PIM-FAST可以带来较大幅度的性能提升。为了提升PIM+CPU异构系统的可靠性,本文基于电迁移效应下MTTF(Mean Time To Failure,平均无故障时间)模型,提出了一种面向PIM+CPU异构系统的可靠性感知的任务调度算法(PIM-MTTF),实现了降低PIM+CPU异构系统中不同处理单元之间的可靠性差异的目的。从实验数据可以看出,针对于PIM+CPU异构系统,相比较于传统的以增强系统可靠性的任务调度算法,PIM-MTTF算法更适合与提高PIM+CPU异构系统的可靠性。

关键词：内存内计算异构系统任务调度可靠性老化

CNT-Cache：基于CNFET的自适应数据编码缓存设计

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CNT-Cache：基于CNFET的自适应数据编码缓存设计

作者：储可新合肥工业大学

学位级别：硕士

随着计算机技术的高速发展,热功耗已然成为限制CPU性能提高的一个重要原因,如何克服它对于以后的高性能CPU设计制造务必重要。而虽然处理器芯片已经取得了长足的发展,但片上缓存（Cache）仍然是其功耗的主要贡献者之一。例如在像Alpha21... 详细信息

随着计算机技术的高速发展,热功耗已然成为限制CPU性能提高的一个重要原因,如何克服它对于以后的高性能CPU设计制造务必重要。而虽然处理器芯片已经取得了长足的发展,但片上缓存（Cache）仍然是其功耗的主要贡献者之一。例如在像Alpha21264,Strong ARM,Niagara和Niagara-2等这些处理器上,Cache提供的功耗分别占总功耗的16%,30%,24%,和24%[2][3]。因此,提高Cache的能量收益（Energy Efficiency）对于克服处理器芯片的“Power Wall”有着非常重要的作用,尤其是对于大规模的多核CPU设计。近年来,摩尔定律在基于Silicon-COMS的电路系统上后继乏力,而碳纳米管场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）由于具备非常低的静态能耗、近乎于零的泄露能耗、和更高的电流密度,已变成Silicon-CMOS技术的一个有效替代品,它非常适合用于设计耗电的Cache。然而,目前基于CNFET的SRAM设计在0/1的读写上有着功耗偏差:读0是读1功耗的3倍,写1是写0功耗的10倍。这极大的降低了基于CNFET的Cache设计的能效优势。为了尽可能发扬基于CNFET的Cache设计的能效优势,本文为基于CNFET的Cache提供了一套完整的解决策略。基于CNFET的SRAM中存在的0/1不对称造成严重的数据相关性,这表明Cache的动态功耗与所存储的数据中的0/1分布直接相关。对于片上Cache,我们针对这种功耗的0/1不对称和数据相关性,提出了提供数据自适应编码的Cache设计。其中,考虑到读写操作对于0/1的功耗优势相反,此数据编码策略需要实时的访问模式（Read Intensive or Write Intensive）预测来保证数据编码的有效性。我们在Gem5平台上对CNT-Cache进行了实验仿真,结果显示:对比于经典的基于CNFET的Cahce电路,本文设计的提供自适应数据编码功能的Cache能耗平均减少了22.2%。

关键词： CNFET 缓存数据编码

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生成容错神经网络结构的多种方法研究

生成容错神经网络结构的多种方法研究

作者：路勇合肥工业大学

学位级别：硕士

随着深度学习专用嵌入式计算系统的快速发展,以深度学习为驱动的应用正在从云端向边缘计算过渡,越来越多的嵌入式设备中嵌入了神经网络加速器。在复杂环境下将神经网络部署到嵌入式设备时,神经网络加速器可能会出现故障:比如由大气中子... 详细信息

随着深度学习专用嵌入式计算系统的快速发展,以深度学习为驱动的应用正在从云端向边缘计算过渡,越来越多的嵌入式设备中嵌入了神经网络加速器。在复杂环境下将神经网络部署到嵌入式设备时,神经网络加速器可能会出现故障:比如由大气中子、放射性杂质、电压不稳定和器件老化等问题引起的软错误。因此,在安全关键应用中的嵌入式设备上部署神经网络的安全风险引起了人们的极大关注。所以,在神经网络模型在部署嵌入式设备之前,进行神经网络模型本身的容错性设计是非常必要的。一般神经网络容错性的设计,是从神经网络模型和神经网络结构搜索层面出发。对于神经网络模型层面来说,神经网络容错性设计已有的工作通常在神经网络模型中大量使用三模冗余技术来提高神经网络的容错能力,这种设计会引入大量的模型参数,并不适合部署在计算资源和存储资源匮乏的嵌入式设备上;对于神经网络结构搜索层面,其已有的工作只是搜索出分类性能很好的神经网络,并不能保证其容错性。为了解决上述问题,本文所做的工作总结如下:1、本文从神经网络模型出发,提出在神经网络模型中增加计算冗余结构超参数,通过贝叶斯优化的方法去优化这些超参数,最终获取附加在神经网络模型上最佳计算冗余结构,从而得到高容错性的神经网络模型。该方法在神经网络模型的错误注入率为1×10的条件下,使网络模型的精度下降不超过2.6%。相比全卷积层增加冗余保护的神经网络模型,该方法使神经网络模型部署在神经网络加速器上的平均计算量减少了37.7%。2、本文从神经网络结构搜索层面出发,搜索出容错性能更好的神经网络结构。与传统的容错硬件设计不同,本文利用神经网络固有的容错性,在神经网络结构搜索中结合错误注入指标,寻求对硬件故障容忍更好的神经网络结构。根据本文在MNIST、CIFAR10和CIFAR100数据集上的实验,以及在提出的容错神经网络搜索的错误注入率为1×10的条件下,最终搜索出来的网络模型预测精度比最佳基准网络分别高了19.08%、6.18%和12.53%,模型大小是基准网络的33%-85%。

关键词：嵌入式设备神经网络加速器容错贝叶斯优化神经网络结构搜索

基于FPGA的神经网络加速系统的可靠性研究

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基于FPGA的神经网络加速系统的可靠性研究

作者：竺子扬合肥工业大学

学位级别：硕士

神经网络已推动人工智能取得巨大的进展,诸如医疗诊断、自动驾驶等对可靠性要求较高的领域也正在加速引入神经网络。传统计算系统已经无法满足神经网络的规模和算力需求的日益增长,使用特定硬件加速神经网络已是时下通行的做法。基于FPG... 详细信息

神经网络已推动人工智能取得巨大的进展,诸如医疗诊断、自动驾驶等对可靠性要求较高的领域也正在加速引入神经网络。传统计算系统已经无法满足神经网络的规模和算力需求的日益增长,使用特定硬件加速神经网络已是时下通行的做法。基于FPGA的神经网络加速系统由于其在能效比、灵活部署等方面的优势,已被大量使用在包括嵌入式终端等在内的端到端的工业和军用场景。在这些特定的工作场景中,极端的工作环境时有出现,如车机系统中出现的持续高温环境等。在极端工作环境下,神经网络推断可能产生偏差甚至失效,而加速系统本身也可能受到影响不能正常工作,这可能导致严重的事故。因此,在系统部署前,针对加速系统整体的可靠性评估是非常必要的。已有的工作通常使用仿真的方法对神经网络加速系统进行错误分析,并着眼于网络模型推测精度的损失。目前仍然缺少对神经网络加速系统整体进行系统性错误分析的方法,这种方法不仅需要考虑系统精度的降低,也同时要考虑系统的可靠性。本工作在Xilinx ARM-FPGA平台上实现了一个具有代表性的神经网络加速器和相应的错误注入模块,并评估了一系列神经网络应用在不同错误注入率下整体系统的可靠性。在该系统上进行的综合实验将基于神经网络加速系统的各种异常行为来识别系统性异常,并进行进一步建模和分析。值得注意的是,实验发现系统性异常是影响基于FPGA的神经网络加速系统可靠性的主导因素。同时,硬件错误还会导致神经网络模型的精度下降,其影响根据网络模型与应用场景的不同具有较大差别。此外,本工作还评估了传统的三模冗余（TMR）方法在该系统上的效果,发现其容错效果有限,并不能完全消除系统性异常的影响。这项工作弥补了在系统层面进行神经网络加速系统可靠性分析的缺失,为基于FPGA的神经网络加速系统的可靠性设计提供了重要的参考。

关键词：神经网络加速系统 FPGA 错误分析系统异常精度损失

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一种混合架构的高可靠性深度神经网络加速器

一种混合架构的高可靠性深度神经网络加速器

作者：王乾龙合肥工业大学

学位级别：硕士

深度学习的巨大成功激发了深度学习在众多应用程序领域中的应用。为了获得更高的性能和能效,研究人员越来越多地在定制的深度学习加速器(Deep Learning Accelerator,DLA)上实现卷积神经网络(Convolutional Neural Networks,CNN)模型。... 详细信息

深度学习的巨大成功激发了深度学习在众多应用程序领域中的应用。为了获得更高的性能和能效,研究人员越来越多地在定制的深度学习加速器(Deep Learning Accelerator,DLA)上实现卷积神经网络(Convolutional Neural Networks,CNN)模型。但模型执行的可靠性很大程度上取决于底层的加速器。同时,用不断缩小的半导体技术制造的DLA与以前相比,更容易遭受制造缺陷,并对诸如温度变化之类的工作条件更加敏感。深度学习加速器的常规2D计算阵列上的硬件故障可能会导致严重的预测精度损失。先前的工作提出了添加同质的行、列或对角线的处理单元(Processing Element,PE)以减轻故障PE的问题,但是每个冗余PE只能用于有限的区域(例如行和列)。这会导致,当任何区域中有故障的PE的数量超过该区域的冗余PE的数量时,它们将无法恢复计算阵列。当故障注入概率增加并且故障分布不均匀时,失配问题会更加恶化。为了解决该问题,本文提出了一种用于容错DLA的混合计算体系结构(Hybrid Computing Architecture,Hy CA)。与以前的将PE的同质冗余行或列添加到2D计算阵列的现有工作不同,它具有一组点乘处理单元(Dot-Production Processing Unit,DPPU),DPPU能够并行计算每个输出特征,而不会拖延2D计算阵列的计算,因此本文可以将阵列中所有故障PE的输出特征映射到DPPU上重新计算。当DPPU计算能力大于故障PE计算要求时,可以恢复神经网络执行,而不会造成任何性能损失或精度损失。根据本文的实验,与传统的冗余方法相比,Hy CA显示出更高的可靠性、可扩展性和性能,且芯片面积损失更少。此外,通过利用灵活的重新计算功能,Hy CA还可以用于扫描整个2D计算阵列并在运行时有效地检测出故障PE。

关键词：混合计算体系结构容错故障检测深度学习加速器

碳纳米场效应管的工艺偏差对高速缓存的影响与优化设计

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碳纳米场效应管的工艺偏差对高速缓存的影响与优化设计

作者：冯壮宇合肥工业大学

学位级别：硕士

存储墙(memory wall)问题是限制现代计算机处理器性能提升的一个关键问题。其中,末级缓存(Last Level Cache)是片上系统中容量最大,也是最为关键的缓存,是提升CPU性能的关键因素。随着摩尔定律逐渐失效,我们已经走进了后摩尔时代。碳纳... 详细信息

存储墙(memory wall)问题是限制现代计算机处理器性能提升的一个关键问题。其中,末级缓存(Last Level Cache)是片上系统中容量最大,也是最为关键的缓存,是提升CPU性能的关键因素。随着摩尔定律逐渐失效,我们已经走进了后摩尔时代。碳纳米管场效应晶体管(CNFET)是后摩尔时代作为CMOS技术替代品的有力竞争者之一。其具有更高的速度和更高的能效,这使得该项技术特别适应于构建高耗能的末级缓存(LLC)。然而,由不完善的制造工艺引起的CNFET中的工艺偏差(Process Variations)会导致较大的时序偏差,并且在最坏情况下的时序极大地限制了高速缓存的运行速度。在本文中,我们观察到基于CNFET的缓存延迟分布与高速缓存布局密切相关。对于碳纳米管生长方向分别与平行于字线(word line)和位线(bit line)的两种典型缓存布局,我们提出了变化感知集一致(Variation-Aware Set Aligned,VASA)缓存和变化感知路一致(variation-aware way aligned,VAWA)缓存以有效利用具有速度优势的缓存行(cache line)。并结合相应的缓存数据混洗(data shuffling)和页面映射(page mapping)等优化,为经常使用的数据启用低延迟缓存。根据我们的实验,与两种不同CNFET布局上的基线设计相比,优化后的LLC分别将平均访问延迟降低了32%和45%,同时将整体性能提高了6%和9%,并降低了能耗分别为4%和8%。此外,我们将优化设计拓展到了基于CNFET的非一致性缓存(NUCA)结构。扩展了VAWA和VASA缓存设计,在同一的模型中考虑了架构引起的延迟变化和工艺偏差导致的延迟变化。与仅使用变化感知的非一致性缓存相比,取得了显著的性能提升。

关键词：工艺偏差 CNFET 变化感知缓存 NUCA

基于传统卷积神经网络处理器的反卷积层加速研究

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基于传统卷积神经网络处理器的反卷积层加速研究

作者：涂凯杰合肥工业大学

学位级别：硕士

全卷积神经网络在计算机视觉应用中普遍存在,例如物体检测,语义/图像分割以及可以学习在语音、图像、视频和文本等多个应用领域中自动创建标记数据集的生成性对抗网络。在一个全卷积网络中,传统卷积层和反卷积层都是计算复杂度的主要来... 详细信息

全卷积神经网络在计算机视觉应用中普遍存在,例如物体检测,语义/图像分割以及可以学习在语音、图像、视频和文本等多个应用领域中自动创建标记数据集的生成性对抗网络。在一个全卷积网络中,传统卷积层和反卷积层都是计算复杂度的主要来源。然而,早期的深度学习加速器设计主要关注于卷积神经网络的优化,对于反卷积层的加速研究关注较少。目前的研究工作中,一种较为常见的方法是设计独立的计算资源去处理反卷积层,但是这种方式会引起相当大的硬件资源开销。在本文的研究中,对于反卷积层的加速设计进行了深入的探索。对于反卷积层的硬件加速器进行了深入的探索,最大化的利用广泛使用的卷积加速器架构实现反卷积的加速,在卷积加速器的基础上实现了全卷积神经网络的加速。我们重新优化了一维(点积)处理单元阵列和常规二维处理单元阵列的传统卷积神经网络加速器架构。对于一维阵列,本文提出一种计算模型将反卷积映射到加速器,其在一组代表性的研究应用中可实现1.6.9倍的加速,并且将能耗降低41.7%2.3%。对于二维处理单元阵列,通过利用反卷积核局部性,该架构将片上存储通信的消耗从24.79 GB减少到6.56 GB。与以往的反卷积加速设计方案相比,所提出的加速器在不同的基准应用中取得了1.3.7倍的加速并且将能耗降低了15.6%3.5%。本文进而提出了一种新颖的反卷积层加速实现方案,完全采用软件的转换方式,这种方式重组了反卷积层的计算流程,把反卷积核拆分并转化成多个小核,从而把反卷积运算视为卷积操作来实现。这种方案在不增加任何硬件修改的前提下,只利用现有CNN加速器来加速反卷积运算。所提出的数据流在一维阵列和常规二维阵列架构上实现,在一组基准应用中实现了2.4.3倍的性能加速并且将能耗降低了27.7%4.5%。

关键词：卷积神经网络反卷积层全卷积神经网络硬件加速

基于ID3算法的智能代理决策系统设计与研究

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基于ID3算法的智能代理决策系统设计与研究

作者：李洋合肥工业大学

学位级别：硕士

游戏系统中智能代理担负着与玩家直接进行情感交互的重任,它的决策系统作为游戏可玩性的技术核心体现着“人工智能”的技术成果,直接关系着游戏设计的成败。但是当前主流的被市场广泛认可的智能代理决策系统都是基于预制逻辑进行搭建的... 详细信息

游戏系统中智能代理担负着与玩家直接进行情感交互的重任,它的决策系统作为游戏可玩性的技术核心体现着“人工智能”的技术成果,直接关系着游戏设计的成败。但是当前主流的被市场广泛认可的智能代理决策系统都是基于预制逻辑进行搭建的,它们自身的动态调整能力有限,比较容易被玩家找出破绽从而降低决策智能,进而影响用户体验。而采用传统人工智能技术的智能代理决策系统,虽然能提供自主的决策智能,但是由于比较占用系统计算能力并且使用限制较多等原因,并不能被市场广泛认可。因此一种能继承传统决策系统的传统优势,同时又能结合新型人工智能技术,根据游戏运行情况进行实时、自主地动态调整的决策系统的研发变得尤为重要。本文对当前主流和新型的智能代理决策系统:模糊逻辑、人工神经网络、遗传算法、游戏脚本、有限状态机、行为树进行了介绍和分析。针对传统智能代理决策系统存在的不能很好的在实际使用环境中保持决策合理性,无法有效适配玩家多样化操作的问题,本文提出了一种基于机器学习ID3算法与行为树的ID3行为树作为智能代理的决策系统。它通过收集玩家与NPC交互时产生的后台数据借由ID3算法的分析指导行为树进行决策,实时调节决策系统,保持决策的合理性。为验证新决策系统的有效性,基于Unity3d平台设计了一款采用此方案的NPC智能代理,最后搭建了游戏系统并对其进行了实验,实验结果验证了此方案的有效性。

关键词：行为树 ID3算法 Unity3D 智能代理