CNT-Cache：基于CNFET的自适应数据编码缓存设计

作     者：储可新 

作者单位：合肥工业大学 

学位级别：硕士

导师姓名：许达文

授予年度：2020年

学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

主      题：CNFET 缓存 数据编码 

摘      要：随着计算机技术的高速发展,热功耗已然成为限制CPU性能提高的一个重要原因,如何克服它对于以后的高性能CPU设计制造务必重要。而虽然处理器芯片已经取得了长足的发展,但片上缓存（Cache）仍然是其功耗的主要贡献者之一。例如在像Alpha21264,Strong ARM,Niagara和Niagara-2等这些处理器上,Cache提供的功耗分别占总功耗的16%,30%,24%,和24%[2][3]。因此,提高Cache的能量收益（Energy Efficiency）对于克服处理器芯片的“Power Wall有着非常重要的作用,尤其是对于大规模的多核CPU设计。近年来,摩尔定律在基于Silicon-COMS的电路系统上后继乏力,而碳纳米管场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）由于具备非常低的静态能耗、近乎于零的泄露能耗、和更高的电流密度,已变成Silicon-CMOS技术的一个有效替代品,它非常适合用于设计耗电的Cache。然而,目前基于CNFET的SRAM设计在0/1的读写上有着功耗偏差:读0是读1功耗的3倍,写1是写0功耗的10倍。这极大的降低了基于CNFET的Cache设计的能效优势。为了尽可能发扬基于CNFET的Cache设计的能效优势,本文为基于CNFET的Cache提供了一套完整的解决策略。基于CNFET的SRAM中存在的0/1不对称造成严重的数据相关性,这表明Cache的动态功耗与所存储的数据中的0/1分布直接相关。对于片上Cache,我们针对这种功耗的0/1不对称和数据相关性,提出了提供数据自适应编码的Cache设计。其中,考虑到读写操作对于0/1的功耗优势相反,此数据编码策略需要实时的访问模式（Read Intensive or Write Intensive）预测来保证数据编码的有效性。我们在Gem5平台上对CNT-Cache进行了实验仿真,结果显示:对比于经典的基于CNFET的Cahce电路,本文设计的提供自适应数据编码功能的Cache能耗平均减少了22.2%。