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New Design Methodologies for High Speed Low-Voltage 1-Bit CMOS Full Adder Circuits

Computer Technology and Application 2011年第3期2卷 190-198页

作者： Subodh Wairya Rajendra Kumar Nagaria Sudarshan Tiwari Research Scholar ECED MNNIT Allahabad 211004 India faculty of eced MNNIT Allahabad 211004 India

New methodologies for l-Bit XOR-XNOR full- adder circuits are proposed to improve the speed and power as these circuits are basic building blocks for ALU circuit implementation. This paper presents comparative study of high-speed, low-power and low voltage full adder circuits. Simulation results illustrate the superiority of the proposed adder circuit against the conventional complementary metal-oxide-semiconductor （CMOS）, complementary pass-transistor logic （CPL）, TG, and Hybrid adder circuits in terms of delay, power and power delay product （PDP）. Simulation results reveal that the proposed circuit exhibits lower PDP and is more power efficient and faster when compared with the best available 1-bit full adder circuits. The design is implemented on UMC 0.18 μm process models in Cadence Virtuoso Schematic Composer at 1.8 V single ended supply voltage and simulations are carried out on Spectre S.

关键词： Full adder circuits complementary pass-transistor logic (CPL) complementary CMOS high-speed circuits hybrid fulladder XOR-XNOR gate.

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