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深亚微米Sigma-Delta ADC设计方法研究

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固体电子学研究与进展 2007年第1期27卷 63-68页

作者：詹陈长王勇周晓方闵昊周电复旦大学专用集成电路与系统国家重点实验室上海201203

通过一个0.18μm CMOS工艺、低功耗Sigma-Delta ADC调制器(SDM)部分的设计研究,提出了一种深亚微米下混合信号处理系统的设计方法,论述了从系统级行为验证到电路级验证的设计流程,与传统流程相比,在行为级验证中采用了SIMULINK建模方法... 详细信息

通过一个0.18μm CMOS工艺、低功耗Sigma-Delta ADC调制器(SDM)部分的设计研究,提出了一种深亚微米下混合信号处理系统的设计方法,论述了从系统级行为验证到电路级验证的设计流程,与传统流程相比,在行为级验证中采用了SIMULINK建模方法,在电路级的验证中,提出了从宏模型验证到晶体管级细电路验证这样一种新颖的设计方案,其中所提出的宏模型以6.5%的仿真时间获得97.5%的仿真精度,晶体管级电路以此指标设计,确保其一次验证通过,提高了系统设计效率。

关键词：深亚微米 Sigma—Delta 模数转换器混合信号宏模型设计方法

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用于蓝牙芯片的高斯滤波移频键控。

固体电子学研究与进展 2006年第3期26卷 325-329,353页

作者：沈维伦杨雨佳王方林洪志良复旦大学专用集成电路与系统国家重点实验室上海200433

介绍了一种用于蓝牙芯片的高斯滤波移频键控的设计和测试结果。整个电路由高斯滤波器和移频键控调制器两个模块组成,使用直接数字频率综合(DDFS)技术实现,。设计中采用合理的编码和压缩技术,大大减小了存储输出信号波形的内存的规模。... 详细信息

介绍了一种用于蓝牙芯片的高斯滤波移频键控的设计和测试结果。整个电路由高斯滤波器和移频键控调制器两个模块组成,使用直接数字频率综合(DDFS)技术实现,。设计中采用合理的编码和压缩技术,大大减小了存储输出信号波形的内存的规模。流片采用0.35μmCharter双层多晶四层金属工艺,仿真和测试结果表明电路能够正确实现基带数字信号的调制。整个电路的芯片面积为1mm×0.3mm,电源电压为3.3V,功耗为8.53mW。

关键词：高斯滤波器移频键控直接数字频率综合内存压缩

一种新型的高速时钟数据恢复电路的设计和验证

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固体电子学研究与进展 2007年第4期27卷 529-534页

作者：叶国敬孙曼郭淦洪志良复旦大学专用集成电路与系统国家重点实验室上海200433

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构... 详细信息

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm^2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。

关键词：模拟集成电路时钟数据恢复鉴频器半速非归零码

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一种低功耗2DDCT/IDCT处理器设计

固体电子学研究与进展 2007年第1期27卷 88-94页

作者：李京沈泊复旦大学专用集成电路与系统国家重点实验室上海200433

设计了一种低功耗的2D DCT/IDCT处理器。为了降低功耗,设计基于行列分解的结构,采用了Loeffler的DCT/IDCT快速算法,并使用了零输入旁路、门控时钟、截断处理等技术,在满足设计需求的基础上降低了系统的功耗。常系数乘法器是该处理器的... 详细信息

设计了一种低功耗的2D DCT/IDCT处理器。为了降低功耗,设计基于行列分解的结构,采用了Loeffler的DCT/IDCT快速算法,并使用了零输入旁路、门控时钟、截断处理等技术,在满足设计需求的基础上降低了系统的功耗。常系数乘法器是该处理器的一个重要部件,文中基于并行乘法器结构设计了一种新型的低功耗常系数乘法器,它采用了CSD编码、Wallace Tree乘法算法,结合采用了截断处理、变数校正的优化技术,使得2D DCT/IDCT处理器整体性能有较大提高。设计的时钟频率为100 MHz,可以满足MPEG2 MP@HL实时解码的应用。采用SMIC0.18μm工艺进行综合,该2D DCT/IDCT处理器的面积为341 212μm2,功耗为14.971 mW。通过与其他结构的2DDCT/IDCT处理器设计分析与比较,在满足MPEG2 MP@HL实时解码应用的同时,实现了较低的功耗。

关键词：低功耗离散余弦变化逆离散余弦变换常系数乘法器零输入旁路门控时钟截断处理视频压缩

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SSN研究及其在VLSI设计流程中的应用

电子学报 2001年第11期29卷 1471-1474页

作者：徐栋麟郭新伟徐志伟林越任俊彦复旦大学专用集成电路与系统国家重点实验室上海200433

本文详述了同步开关噪声 (SSN)影响VLSI电路可靠性的一个主要因素 :芯片封装界面的寄生电感 .根据在芯片中插入电源 /地线引脚 ,减小芯片封装界面的寄生电感的思想 ,提出一种简便有效的基于SSN性能的输出驱动器优化布局方法并将之集... 详细信息

本文详述了同步开关噪声 (SSN)影响VLSI电路可靠性的一个主要因素 :芯片封装界面的寄生电感 .根据在芯片中插入电源 /地线引脚 ,减小芯片封装界面的寄生电感的思想 ,提出一种简便有效的基于SSN性能的输出驱动器优化布局方法并将之集成到VLSI设计流程中 .用 0 6微米CMOS工艺进行了验证 .结果表明 :该优化设计可有效降低SSN对VLSI电路可靠性的影响 .

关键词：同步开关噪声超大规模集成电路电子设计自动化设计流程

适用于数据通路的可编程逻辑器件FDP100K软件系统

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电子学报 2007年第5期35卷 827-832页

作者：胡欣来金梅陈苑锋王波童家榕复旦大学专用集成电路与系统国家重点实验室上海201203

本软件系统是适用于第一款国产可编程逻辑器件FDP100K(FDP:FPGA for Data-Path)的实用软件开发系统.该软件系统中的各模块针对FDP100K硬件结构提出新的实现算法,尤其是后端的工艺映射和布局布线两个模块.经过完整软硬件协同测试表明:该... 详细信息

本软件系统是适用于第一款国产可编程逻辑器件FDP100K(FDP:FPGA for Data-Path)的实用软件开发系统.该软件系统中的各模块针对FDP100K硬件结构提出新的实现算法,尤其是后端的工艺映射和布局布线两个模块.经过完整软硬件协同测试表明:该软件系统各模块功能正确,与总控模块接口正确,与硬件对应接口正确,能高效正确地实现数据通路领域电路和其他类型电路的功能.

关键词： FDP100K软件系统工艺映射布局布线数据通路电路可编程逻辑器件

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多比特增量-总和调制器中的降噪环路

电子学报 2001年第8期29卷 1013-1017页

作者：王正宏凌燮亭复旦大学专用集成电路与系统国家重点实验室上海200433

在单级多比特增量总和调制器中 ,量化器的规模是与其比特数成指数增长的 ,当比特数增加时 ,量化器会很快变得难以实现 .本文提出了一种新结构 :降噪环路 (Noise ReducingLoop) ,能够利用较少比特的量化器获得较多比特量化器的效果 ,在... 详细信息

在单级多比特增量总和调制器中 ,量化器的规模是与其比特数成指数增长的 ,当比特数增加时 ,量化器会很快变得难以实现 .本文提出了一种新结构 :降噪环路 (Noise ReducingLoop) ,能够利用较少比特的量化器获得较多比特量化器的效果 ,在获得高信噪比的同时 ,大大地减小了电路规模 .在此基础上应用动态量化 (DynamicQuantiza tion)算法。

关键词：增量-总和调制器多比特量化器动态量化降噪环路

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一种FPGA抗辐射工艺映射方法研究

电子学报 2011年第11期39卷 2507-2512页

作者：陈志辉章淳王颖王伶俐复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种基于部分TMR和逻辑门掩盖的FPGA抗辐射工艺映射算法FDRMap,以及一个基于蒙特卡洛仿真的并行错误注入和仿真平台.该平台和算法已经应用到复旦大学自主研发的FPGA芯片FDP4软件流程的工艺映射模块.实验结果表明,FDRMap能够在增加14... 详细信息

提出一种基于部分TMR和逻辑门掩盖的FPGA抗辐射工艺映射算法FDRMap,以及一个基于蒙特卡洛仿真的并行错误注入和仿真平台.该平台和算法已经应用到复旦大学自主研发的FPGA芯片FDP4软件流程的工艺映射模块.实验结果表明,FDRMap能够在增加14.06%LUT数目的前提下,降低电路的抗辐射关键度32.62%;与单纯采用部分TMR的方法相比,在节省12.23%的LUT数目同时,还能额外降低电路关键度12.44%.

关键词：现场可编程门阵列工艺映射抗辐射错误仿真单粒子翻转

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一种堆叠式3D IC的最小边界热分析方法

电子学报 2012年第5期40卷 865-870页

作者：余慧吴昊陈更生童家榕复旦大学专用集成电路与系统国家重点实验室上海200433

目前的热分析工具仅仅支持单芯片的热分析,而堆叠式的三维芯片(3D IC)在同一封装中包含多个堆叠的芯片,对芯片的散热和温度管理提出了更高的要求,并且在热分析过程中需要处理复杂的边界条件.本文提出的最小边界法可以准确且有效地处理... 详细信息

目前的热分析工具仅仅支持单芯片的热分析,而堆叠式的三维芯片(3D IC)在同一封装中包含多个堆叠的芯片,对芯片的散热和温度管理提出了更高的要求,并且在热分析过程中需要处理复杂的边界条件.本文提出的最小边界法可以准确且有效地处理堆叠式3D IC的边界条件,简化了三维芯片封装的热模型;同时,本文提出在堆叠式3D IC的稳态热量分析中通过将连接点分类、采用预处理矩阵的方法加速整个全局热传导矩阵的求解过程,从而简化热分析流程.实验结果表明:将有限元方法作为基本的热分析方法,用最小边界法处理堆叠式3D IC,可以准确分析芯片的热分布;同时通过高效的预处理矩阵可以减少共轭梯度法求解中90%的迭代次数.

关键词：热分析有限元方法 3D IC 最小边界