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学科分类号

  • 3 篇 工学
    • 1 篇 仪器科学与技术
    • 1 篇 控制科学与工程
    • 1 篇 计算机科学与技术...
  • 2 篇 理学
    • 2 篇 系统科学

主题

  • 3 篇 wallace树压缩器
  • 1 篇 改进的波兹编码
  • 1 篇 低功耗
  • 1 篇 乘累加单元
  • 1 篇 修整向量
  • 1 篇 异常判断
  • 1 篇 混合加法器
  • 1 篇 4-2压缩器
  • 1 篇 booth编码
  • 1 篇 浮点部件(fpu)
  • 1 篇 srt除法
  • 1 篇 进位保存加法器(c...
  • 1 篇 3-2压缩器
  • 1 篇 进位保留加法器
  • 1 篇 部分积
  • 1 篇 进位传播加法器

机构

  • 1 篇 国防科学技术大学
  • 1 篇 中国科学院微电子...
  • 1 篇 西安理工大学

作者

  • 1 篇 sheraz anjum
  • 1 篇 余宁梅
  • 1 篇 高正坤
  • 1 篇 陈杰
  • 1 篇 管幸福
  • 1 篇 路伟
  • 1 篇 李海军

语言

  • 3 篇 中文
检索条件"主题词=wallace树压缩器"
共 3 条 记 录，以下是1-10 订阅
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一种wallace树压缩器硬件结构的实现
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引用
计算机工程与应用 2011年 第23期47卷 76-78,83页
作者： 管幸福 余宁梅 路伟 西安理工大学自动化与信息工程学院 西安710048
设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13μm的工艺... 详细信息
来源： 维普期刊数据库 维普期刊数据库 同方期刊数据库 同方期刊数据库 评论
X处理器的浮点部件设计与实现
X处理器的浮点部件设计与实现
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引用
作者： 高正坤 国防科学技术大学
学位级别：硕士
本文针对高性能、低功耗X处理器的设计需求,在深入研究浮点部件体系结构及其设计实现方法的基础上,设计并实现了支持单/双精度浮点数的浮点部件(FPU),该部件采用了浮点乘加通路与浮点除法通路并行执行的结构,浮点乘加通路采用3级全流水... 详细信息
来源： 同方学位论文库 同方学位论文库 评论
一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
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引用
电子器件 2007年 第4期30卷 1375-1379页
作者： Sheraz Anjum 陈杰 李海军 中国科学院微电子研究所通信与多媒体实验室 北京100029
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的... 详细信息
来源： 维普期刊数据库 维普期刊数据库 同方期刊数据库 同方期刊数据库 评论
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