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Design and implementation of a multi-tile parallel scanning rasterization accelerator

The Journal of China Universities of Posts and Telecommunications 2024年第2期31卷 94-104页

作者： Xing Lidong Guo Qiang Peng Xinlong Feng Zhenfu School of Electronic Engineering Xi'an University of Posts and TelecommunicationsXi'an 710121China

In the design of a graphic processing unit(GPU),the processing speed of triangle rasterization is an important factor that determines the performance of the *** architecture of a multi-tile parallel-scan rasterization accelerator was proposed in this *** accelerator uses a bounding box algorithm to improve scanning *** rasterizes multiple tiles in parallel and scans multiple lines at the same time within each *** highly parallel approach drastically improves the performance of *** the 65 nm process standard cell library of Semiconductor Manufacturing International Corporation(SMIC),the accelerator can be synthesized to a maximum clock frequency of 220 *** implementation on the Genesys2 field programmable gate array(FPGA)board fully verifies the functionality of the *** implementation shows a significant improvement in rendering speed and efficiency and proves its suitability for high-performance rasterization.

关键词： graphic processing unit(GPU) rasterization multi-tile parallelism

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