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北京大学学报（自然科学版） 2014年第4期50卷 709-714页

作者：崔伟冯建华叶红飞闫鹏北京大学微纳电子学系北京100871 北京大学深圳研究生院集成微系统重点实验室深圳518055

提出一种基于环路(loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试,设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明,此方法能够正确检测出系统故障,可以应用于生产测试,并能减少测... 详细信息

提出一种基于环路(loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试,设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明,此方法能够正确检测出系统故障,可以应用于生产测试,并能减少测试时间和测试成本。

关键词：内建自测试 loopback 可测性设计衰减器射频集成电路误差向量幅值(EVM)

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SerDes电路的可测性集成设计与机台测试

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SerDes电路的可测性集成设计与机台测试

作者：刘潇骁国防科学技术大学

学位级别：硕士

SerDes属于高速的数模混合电路，常集成在PCIE和SATA等IP核中。数模混合电路的测试是一个难点，测试激励的产生，响应分析以及覆盖率是研究的重点。当IP核被集成到芯片内部之后，其本身的输入输出端口也被嵌入到芯片中，这样原本可测的... 详细信息

SerDes属于高速的数模混合电路，常集成在PCIE和SATA等IP核中。数模混合电路的测试是一个难点，测试激励的产生，响应分析以及覆盖率是研究的重点。当IP核被集成到芯片内部之后，其本身的输入输出端口也被嵌入到芯片中，这样原本可测的端口就失去了其可控和可观察性，也就变得不可测。如何通过尽可能少的芯片引脚去访问到各IP核的内部测试电路进行可测性的集成设计，成为了测试所必须要解决的核心问题。同时高速信号的机台测试，对自动测试设备（ATE）本身以及测试板(loadboard)的设计也带来了挑战。本文基于ATE，针对PCIE和SATA IP核中的SerDes电路DFT集成设计与测试进行研究，主要工作如下： 1)分析了多核微处理器中高速串口IP核PCIE和SATA的时钟结构和研究其中SerDes电路的各个功能模块，及其工作原理。 2)以IEEE1500测试规范为依据，研究了IP核PCIE和SATA中SerDes电路的可测性设计，着重解析其TAP控制器，测试外壳和内外部的loopback测试电路的设计，用时序图描述了专用的JTAG指令—CRSEL的工作原理，并针对PCIE和SATA接口进行了DFT集成设计与验证、ATPG的产生与验证。 3)基于93000测试机台对目标芯片的PCIE和SATA接口制定了测试方案，设计实现了loadboard板，并完成了内外部loopback测试。测试结果表明集成IP设计功能正确，同时表明Verigy93000能够胜任高性能IP核的测试工作。本工作对其他IP核的测试具有指导意义。

关键词： SerDes DFT集成设计验证测试机台 loadboard loopback

高性能CPU中高速接口IP核的DFT集成设计和验证

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高性能CPU中高速接口IP核的DFT集成设计和验证

作者：袁秋香国防科学技术大学

学位级别：硕士

目前，为了加快芯片的设计效率和缩短设计周期，IP(Intellectual Property)核的可复用技术是SoC(System on Chip)设计的发展趋势。尤其是高速接口IP核的复用，在不清楚其内部具体设计和结构的情况下，只能把它们当成黑盒子，在集成时其... 详细信息

目前，为了加快芯片的设计效率和缩短设计周期，IP(Intellectual Property)核的可复用技术是SoC(System on Chip)设计的发展趋势。尤其是高速接口IP核的复用，在不清楚其内部具体设计和结构的情况下，只能把它们当成黑盒子，在集成时其输入输出端口也被嵌入到SoC中，这样原本可测的端口就失去了其原有的可控制性和可观测性，从而变得不可测。这就给高性能CPU的DFT(Design For Testability)集成设计和验证带来了挑战。本文的主要工作是：针对一款高性能CPU芯片（FX芯片）中使用的高速接口IP核进行了自身和将它们集成到CPU中后的DFT集成设计和验证，包括高速串口硬核PCIE2/SATA2/USB2PHY和可以综合的高速并口软核DDR3PHY。先验证设计好的JTAG(Joint Test Action Group)、BIST(Built-In Self Test)等功能的正确性，再从JTAG接口加载测试码启动BIST逻辑进行内外部loopback功能的验证。分别给出了这些IP核的DFT结构设计、验证方法和验证结果。本文工作说明了如何确保IP核自身的正确性，如何使用其进行有效的集成，如何确保所加载的测试码有效，最终能降低测试难度和测试成本。本文的创新点和难度体现在如下几个方面： 1、综合运用JTAG和BIST技术进行内外部loopback功能的DFT验证，为验证高速接口IP核的模拟和数字路径提供了有效的方法。通过这种方法，能确保它们收发功能的正确性。此外，验证结果还表明，USB2.0nanoPHY能正常运行在低速、高速和全速BIST三种模式。 2、通过编写Testbench，验证了PCIE2PHY中JTAG指令功能的正确性。通过实验，发现了提供的PCIE2PHY的USERCODE指令实际实现的是BYPASS的功能，以及DSCAN指令提供的数据寄存器位数有误，实际应为3209位。 3、对DDR3PHY进行综合后的物理设计时，由于布局布线不够合理，使得DDR3PHY的工作频率会降低。针对这种情况，在验证时采用降低JTAG的测试时钟频率的方法，再去采样DDR3PHY的数据，得到的测试码仍能使其在测试时正常工作。本文所做工作已用于FX芯片设计，且目前FX芯片正处于流片阶段，本文的研究工作不仅能确保这些高速接口IP核的DFT结构设计合理，收发模块功能正确，而且对于相关的工程问题也有借鉴意义。

关键词：高速接口IP核 JTAG BIST loopback DFT集成设计验证

USB 3.0物理层测试中的一致性模式和环回模式介绍

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国外电子测量技术 2011年第8期30卷 9-12页

作者：胡为东美国力科公司

USB3.0的链路连接和电源管理主要有12个工作状态模式。而一致性模式(compliance mode)和环回模式(loopback mode)是其中的两个模式,主要用于USB3.0的host或者device的发射机物理层信号的测试和接收机误码率测试。在实际测试过程中,如何... 详细信息

USB3.0的链路连接和电源管理主要有12个工作状态模式。而一致性模式(compliance mode)和环回模式(loopback mode)是其中的两个模式,主要用于USB3.0的host或者device的发射机物理层信号的测试和接收机误码率测试。在实际测试过程中,如何让被测DUT顺的进入相应的测试模式是取得USB3.0测试成功的关键。本文就对USB3.0的工作模式做一简要的介绍并介绍当前USB3.0的测试方案中测试仪器是如何将被测DUT设置成相应的测试模式的。

关键词：接收端 USB 3.0 一致性环回 Compliance loopback

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3G移动可视电话系统测试方案设计

电子测试 2008年第10期19卷 44-46页

作者：江磊朱发楠中国移动通信集团福建有限公司福州分公司网络部福州350001 导世通科技(北京)有限公司北京100006

本文主要设计了开发3G移动可视电话系统过程中,在VT系统设计完成后脱离其它软件模块进行有效测试的几套方案。首先介绍了具有独创性的针对CommDevice的loopback方案的基本编程思路与部分程序代码,对Com-mDevice以外的模块进行快速检测;... 详细信息

本文主要设计了开发3G移动可视电话系统过程中,在VT系统设计完成后脱离其它软件模块进行有效测试的几套方案。首先介绍了具有独创性的针对CommDevice的loopback方案的基本编程思路与部分程序代码,对Com-mDevice以外的模块进行快速检测;第二套利用简单便捷的VIVA手机+MD8470A的loopback方案对手机整体效果进行初步检测;第三套通过VIVA手机到DNA的测试方案复杂但精确性高。本文中设计的各套方案各有优劣,具有可调性高,测试效果好的特点,合理使用各种测试方案,对于提高可视电话开发速度和产品质量都有很大帮助。

关键词： VT系统 CommDevice loopback MD8470A DNA

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二层以太网络中一种路径MTU发现方法

硅谷 2011年第21期 190-190页

作者：马秀芳李红岩南京信息职业技术学院计算机与软件学院

在网络传输中报文的长度超过路径MTU就会被丢弃,导致网络业务受影响,借助于二层网络中常用的ETHOAM检测协议IEEE802.1ag中的loopback功能实现一种二层网络中路径MTU发现的方法。

关键词：路径最大传输单元 loopback LBM

叙事、赋权与异我：时间循环题材电影创意探析

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