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A 400-MS/s 12-bit current-steering D/A converter

Journal of Semiconductors 2012年第8期33卷 112-116页

作者：王少鹏任彦楠李福乐王志华 Institute of Microelectronics Tsinghua University

This paper presents a 400-MS/s 12-bit CMOS current-steering digital-to-analog converter （DAC）. The proposed DAC adapts 6＋2＋4 segmented architecture and a modified switching scheme to improve dynamic and static performance. The measured spurious-free dynamic range is up to 77.18 dB at 400 MS/s with a 10 MHz input signal. The full-scale output current is 20 mA with a 1.8 V single power supply. The core area occupies 0.6 mm2 in a standard 1P-6M 0.18-μm CMOS process.

关键词： current-steering digital-to-analog converter spurious-flee dynamic range high-speed

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A 12bit 300MHz current-steering CMOS D/A Converter

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Journal of Semiconductors 2005年第6期26卷 1129-1134页

作者：倪卫宁耿学阳石寅中国科学院半导体研究所北京100083

The proposed DAC consists of a unit current-cell matrix for 8MSBs and a binary-weighted array for 4LSBs,trading-off between the precision,speed,and size of the *** order to ensure the linearity of the DAC,a double Centro symmetric current matrix is designed by the Q2 random walk *** achieve better dynamic performance,a latch is added in front of the current switch to change the input signal,such as its optimal cross-point and voltage *** a 12bit resolution,the converter reaches an update rate of 300MHz.

关键词： D/A converter current-steering CMOS mixed integrated circuit cross-point Q2 random walk

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A 12-Bit 125-MHz Segmented current-steering DAC for Communication Application

A 12-Bit 125-MHz Segmented Current-Steering DAC for Communic...

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2006 the IET International Conference on Wireless Mobile & Multimedia Networks

作者： Tao C. Lu P. Li N. Department of Microelectronics Fudan University Shanghai 201203 P. R. China

＜正＞A 12-bit 125-MHz digital-to-analog converter （DAC） for communication application is designed. It is based on current-steering segmented architecture and modified Q2 random walk switching scheme to obtain 12-bit accuracy. A new voltage swing reduced driver （VSRD） is implemented to promote the dynamic performance. The DAC uses 0.18 μm 1.8 V standard digital CMOS technology. The die area （core） is 2.7 × 2.1mm2 and power consumption is 37.1mA.

关键词： DAC current-steering segmented VSRD

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低压低功耗12位current-steering DAC的设计与研究

低压低功耗12位Current-Steering DAC的设计与研究

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作者：章知英浙江大学

学位级别：硕士

数字模拟转换器(Digital-to-Analog Converter,DAC)是数字信号综合技术,包括图像信号处理、有线与无线通讯系统中应用极为普遍的模块之一。高速和高解析度是DAC现代应用中受到高度关注的重要特性。针对高速高解析度的要求,本文提出一种... 详细信息

数字模拟转换器(Digital-to-Analog Converter,DAC)是数字信号综合技术,包括图像信号处理、有线与无线通讯系统中应用极为普遍的模块之一。高速和高解析度是DAC现代应用中受到高度关注的重要特性。针对高速高解析度的要求,本文提出一种current-steering DAC的设计。由于采用了电流模式,其响应速度明显优于电压模式的DAC。所设计的DAC选择采用12位current-steering结构。相比于其他电流模式的DAC(例如R-2R电流模式DAC),current-steering DAC具有电流匹配程度高,输出电阻大等优点。论文在广泛调研分析当前主流12位current-steering DAC的典型结构以及电流校正方式、解码方式与版图布置方式基础上,参考同类产品的参数,确定了DAC的设计规范。基于设计规范要求,提出了系统结构和相关的关键电路模块设计,进行了相应的优化工作,并已开展版图级的布局布线定义相应设计工作。在DAC的结构设计中,在分析研究常见的三种current-steering DAC结构基础上,综合binary-weighted和thermometer-code两种结构的优点,选用了segmented结构,由7位thermometer-coded和5位binary-weighted构成。整个系统由电流偏置基准源,电流源阵列(current Source Array)和开关阵列(current Switch Array)等主要模块组成。其中电流偏置基准源提供基准电流;所有的电流源都置于一电流源阵列中,基准电流复制而得;并由一开关阵列控制电流源阵列,决定有多少组电流被引到输出端。 DAC的典型供电电压1.8V,可实现12位解析。为使设计的高速高解析度DAC能与8位MCU兼容,便于在片上系统等场合的应用,DAC的设计采用全数字0.25μm CMOS工艺实现,并实现了功耗最优化。

关键词：数字模拟转换器 DAC current-steering binary-wighted thermometer-coded segmented 低压低功耗

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A 6-bit 4 GS/s pseudo-thermometer segmented CMOS DAC

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Journal of Semiconductors 2014年第6期35卷 123-127页

作者：宋毅珺李文渊 Institute of RF-& OE-ICs Southeast University

A 6-bit 4 GS/s, high-speed and power-efficient DAC for ultra-high-speed transceivers in 60 GHz band millimeter wave technology is presented. A novel pseudo-thermometer architecture is proposed to realize a good compromise between the fast conversion speed and the chip area. Symmetrical and compact floor planning and layout techniques including tree-like routing, cross-quading and common-centroid method are adopted to guarantee the chip is fully functional up to near-Nyquist frequency in a standard 0.18 #m CMOS process. Post simulation results corroborate the feasibility of the designed DAC, which can perform good static and dynamic linearity without calibration. DNL errors and INL errors can be controlled within 4-0.28 LSB and 4-0.26 LSB, respectively. SFDR at 4 GHz clock frequency for a 1.9 GHz near-Nyquist sinusoidal output signal is 40.83 dB and the power dissipation is less than 37 roW.

关键词： high speed DAC CMOS current-steering near-Nyquist sampling

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